覆晶封裝集成電路的靜電放電保護機制及具有靜電放電保護機制的晶片的製作方法
2023-09-14 07:44:30
專利名稱：覆晶封裝集成電路的靜電放電保護機制及具有靜電放電保護機制的晶片的製作方法
技術領域：
本發明是關於一種靜電放電保護機制，特別是有關於使用封裝基板上的導線層(trace)來連接靜電放電箝制電路(clamp circuit)以及被保護電路的一種覆晶封裝集成電路的靜電放電保護機制。
隨著集成電路(ICs)的腳位數增加，及輸入/輸出電路38的速度增加，覆晶封裝技術(filp chip package)變得比較普遍。不像傳統封裝的集成電路，必須以金線接合(焊線，bonding wires)連接晶片上的接合墊(pad)與封裝板。覆晶封裝技術是使用錫鉛凸塊(solder bumps)來連接晶片上的接合墊與封裝板。使用覆晶封裝技術，接合墊可以直接地配置於輸入/輸出電路或核心電路之上，且於接合墊與封裝板連接之後，只具有很小的寄生電阻和寄生電感。依著覆晶封裝技術的好處，許多VDD或VSS接合墊可以直接配置於輸入/輸出電路或核心電路之上，使得信號完整度(signal integrity)以及電力分布得更好。在此架構下，配置VDD-to-VSS ESD箝制電路於中間位置變得很平常，若每個VDD-to-VSS ESD箝制電路仍然只能保護有限數目的鄰近接合墊，使得此結構將耗費很大的晶片面積(silicon area)來達到所需的靜電放電耐受能力，且增加自動布局繞線(auto-place-and-route，，APR)的難度。反過來說，若每個VDD-to-VSS ESD箝制電路不限於保護的鄰近接合墊，核心電路將變得更能容忍靜電放電應力。
而第一低壓電源線會藉由封裝基板上其他導線層(conductivetrace)耦接至第二低壓電源線，或者是說，第一低壓電源線不須藉由晶片上的繞線耦接至第二低壓電源線。
與通常具有少於1微米厚度的晶片上導電金屬線(conductivewires)所構成的繞線(route)相比，封裝基板上的導線層(conductivetrace)通常具有數十微米至數百微米的厚度。因此，封裝基板中的每個導線層可以提供比僅由晶片中的導電金屬線較低寄生阻值的繞線，來橋接晶片中的電源線。於是每個電源線間的ESD箝制電路可以有效地保護更多的輸入/輸出電路或接合墊。因此，電源線間的ESD箝制電路的數目可以減少，以節省晶片面積(silicon area)及成本。
此外，使用封裝基板中的導線層來橋接，ESD箝制電路於晶片中的配置將更有彈性。
圖7提供不同電源線對間的ESD保護機制設計。
圖8表示利用本發明所構成的ESD保護系統。
圖9與為一覆晶晶片的接合墊的上視10為另一覆晶晶片的接合墊的上視圖。
圖號說明18a、18b電源接合墊；20晶片；26錫鉛凸塊；28電源接合墊『30VDD_trace導線層； 32VSS_trace導線層38輸入/輸出電路； 39VDD_trace導線層；41VSS_trace_I/O導線層；42核心電路；80ESD高壓匯流排； 82ESD低壓匯流排；core circuit 1核心電路1；core circuit 2核心電路260a-601ESD防護單元；43、43a、43bVDD_trace_core導線層；45、45a、45bVSS_trace_core導線層；22、40、44、46、48、42a、42b、62、66VDD-to-VSS ESD箝制電路；VDD_IC、VDD_ESD、VSS_IC、VSS_ESD、VDD_Core、VDD_I/O、VSS_Core、VSS_I/O電源線。
以覆晶裝置為例，晶片會面朝下地放置設於一封裝基板上，例如一印刷電路板，接著藉由熔接(welding)或軟焊(soldering)附著於封裝基板上。封裝基板中的VDD_trace導線層30提供一個路徑(route)，通過錫鉛凸塊26而橋接電源線VDD_IC與VDD_ESD，進而連接至封裝(package)的VDD腳位。封裝基板中的VSS_trace導線層32提供一個路徑(route)，通過錫鉛凸塊26而橋接電源線VSS_IC與VSS_ESD，進而連接至封裝(package)的VSS腳位。根據一般的半導體製程規格(manufacturespecification)，晶片上電源線(power rails)的金屬線，通常最多僅具有一微米的導線厚度(line thickness)，設計者可以增加線寬，但是不能增加導線厚度。但是封裝基板中的導線層(trace)會具有幾十到幾百微米的導線厚度，因此在同樣的寬度下，導線層(trace)通常比電源線(power rail)具有更低的寄生阻值。
於正常操作下，電源會由VDD、VSS腳位進來，通過VDD導線層、VSS導線層、電源線VDD_IC、電源線VSS_IC以供應核心電路或輸入/輸出電路24，同時VDD-to-VSS ESD箝制電路22會保持於關閉(OFF)的狀態。於發生靜電放電事件(ESD event)時，例如VDD腳位有一正ESD電壓且VSS腳位接地，由於VDD導線層30的寄生阻值比晶片20中的電源線(powerrail)低，因此ESD電壓或應力會先散布(spread)至VDD導線層30。在ESD應力損害核心電路或輸入/輸出電路24之前，VDD-to-VSS ESD箝制電路22會被ESD應力所導通，而提供一個由VDD導線層30至VSS導線層32的低阻抗路徑，以釋放ESD電流且有效地保護晶片20不受靜電放電損害。
於圖3的ESD保護機制中，VDD-to-VSS ESD箝制電路22沒有和習知技術一樣，必需要貼近核心電路或輸入/輸出電路24的限制。這個彈性使得VDD-to-VSS靜電放電箝制電路可以被設置於以往難以使用的區域，使得晶片的整個面積能夠被更有效地利用。
圖3中的ESD保護機制的好處，更包括與習知相較而言，只需要較少數量的VDD-to-VSS ESD箝制電路來保護核心電路或輸入/輸出電路24。VDD-to-VSS ESD箝制電路的數量，是根據每一種靜電放電應力(ESDstress)的組合下每個VDD-to-VSS ESD箝制電路的響應速度來決定。如果電源線具有較大的寄生阻值，假如在某一種組合下VDD-to-VSS ESD箝制電路的響應速度會太慢而無法保護核心或輸入/輸出電路24時，會特別再插入一個額外的VDD-to-VSS ESD箝制電路設置於晶片中。於習知技術中，輸入/輸出電路或核心電路愈多，則必然包括愈多的VDD-to-VSSESD箝制電路，這進一步增加所佔用的晶片面積。但使用本發明，無論ESD應力總合為多少，因為封裝基板中導線層的較低阻值，ESD應力會快速地散布至VDD導線層30或VSS導線層32，以導通VDD-to-VSS ESD箝制電路。
因此，有鑑於ESD響應速度，每種ESD應力的組合幾乎是一樣的。在考慮ESD保護下，一旦VDD-to-VSS ESD箝制電路的數目足夠，則即使核心電路或輸入/輸出電路增加，也仍然足夠。
如圖4中所示，供給核心電路的電源線對VDD_Core、VSS_Core也可以與供給輸入/輸出電路的電源線對VDD_I/O、VSS_I/O是相互區隔的。以避免電源突波(Power bouncing)或提高雜訊邊限(noise margin)。圖4表示本發明實施於一覆晶封裝晶片上的ESD保護機制，具有分別供給至對應輸入/輸出電路及核心電路的分離的電源線對VDD_I/O、VSS_I/O、VDD_Core、VSS_Core。電源線對VDD_I/O、VSS_I/O是供給至輸入/輸出電路38，而電源線對VDD_core、VSS_core是供給至核心電路42.VDD-to-VSS靜電放電箝制電路40藉由錫鉛凸塊26、VDD_trace_I/O導線層39與VSS_trace_I/O導線層41保護輸入/輸出電路38，VDD-to-VSS靜電放電箝制電路44藉由錫鉛凸塊26、VDD_trace_core導線層43與VSS_trace_core導線層45保護核心電路42。由於電源線對VDD_Core、VSS_Core與電源線對VDD_I/O、VSS_I/O是分離的，因此於輸入/輸出電路38中的瞬間電流產生的電源突波，將不會影響到核心電路42。
一旦發生跨於不同電源線對的ESD應力時，也需要靜電放電保護。圖5表示保護跨在不同電源線對的二個ESD保護機制。VDD_to_VSS ESD箝制電路46耦接於VDD_trace_core導線層43與VSS_trace_I/O導線層41之間，用以防止ESD應力穿過VDD腳位至核心電路，以及穿過VSS腳位至輸入/輸出電路，VDD-to-VSS ESD箝制電路48藕接於VDD_trace_I/O導線層39與VSS_trace_core導線層45之間，用以防止ESD應力穿過VDD腳位至輸入/輸出電路，以及穿過VSS腳位至核心電路。
圖6表示圖4、圖5中ESD保護機制的組合。藉由封裝基板的VDD-trace_core導線層43、VSS_trace_core導線層45會連接到VDD及VSS腳位(未顯示)用以傳輸電源至核心電路42，VDD_trace_I/O導線層39、VSS_trace_I/O導線層41會連接到VDD及VSS腳位(未顯示)用以傳輸電源至輸入/輸出電路38。
圖7表示保護跨在不同電源線對的ESD應力的另一ESD保護機制設計。為了預防由不同電源腳位所供電的界面電路不受靜電放電的損害，ESD防護單元(ESD_Pass cells)(60a-601)可以插入於不同電源接腳之間，在靜電放電發生時，作為一個放電路徑。構成一個ESD防護單元的方式是連接兩個並聯且反向的二極體。因此，一二極體的陽極與陰極會分別耦接至另一二極體的陰極與陽極。為了具有一較高的抗雜訊幹擾臨界電壓，每一個二極體也可以由串接的二極體或電晶體所構成。上述二極體或電晶體串接的雜訊臨界電壓是根據於正常操作情況下，多少雜訊邊限或電壓差是可以接受的來決定。於圖7中，ESD防護單元60a、60b、60c及60d會各別地耦接於電源導線層(power trace)之間。舉例來說，於正常情況下，跨在VDD_trace_core_I導線層43a與VDD_trace_I/O導線層39的電壓差，不足高到開啟ESD防護單元(ESD_Pass cell)。在VDD_trace_I/O導線層39上有正靜電放電電壓且VSS_trace_core_I導線層45a接地時的靜電放電事件中，圖7中至少有兩個放電路徑。一個路徑由VDD_trace_I/O導線層39開始，通過ESD防護單元60a、VDD_trace_core_1導線層43a及VDD-to-VSS ESD箝制電路42a，且於VSS_trace_core_1導線層45a結束。另一路徑由VDD_trace_I/O導線層39開始，通過VDD-to-VSSESD箝制電路40、VSS_trace_I/O導線層41及ESD防護單元60b，且於VSS_trace_core_1導線層45a結束。二路徑間具有較低導通電壓之一者，會自動地被選擇以釋放靜電放電應力。
圖8表示本發明的一ESD保護是系統。於一個高階的IC晶片中，通常會用連接到封裝上不同電源腳位的不同電源線對(power rail pairs)來供電至不同的電路群組。為了符合靜電放電保護的要求，以保護每個電源腳位及核心電路，提出圖8中所示的靜電放電保護系統。核心電路42a是由兩電源線VDD_core_1、VSS_core_1所供電，ESD防護單元60e是通過封裝基板的導線層64a耦接至電源線VDD_core_1，更耦接至封裝基板的其他導線層，即一ESD高壓匯流排(global ESD low bus)80。ESD防護單元60h會通過封裝基板的一導線層66a耦接至電源線VSS_core_1，更耦接至封裝基板的其他導線層，即一ESD低壓匯流排(global ESD low bus)82。VDD-to VSS ESD箝制電路62會耦接於ESD高低壓匯流排(global ESDhigh and low buses)80、82之間，核心電路42b及輸入/輸出電路38亦使用相同的連接。於正常的情況下VDD-to-VSS ESD箝制電路62及所有ESD防護單元均處於開路(open)狀態；而當靜電放電發生時，會被觸發而導通以形成一短路路徑，以釋放靜電放電應力。舉例來說，假設在導線層64a上產生一正電壓脈波，且同時導線層66b接地，放電電流大體上將會通過導線層64a、ESD防護單元60e、ESD高壓匯流排(global ESD highbus)80、VDD-to-VSS ESD箝制電路62、ESD低壓匯流排(global ESD lowbus)82、ESD防護單元60k而達到導線層66b。
透過使用基板上導線層(trace)來連接VDD-to-VSS ESD箝制電路及輸入/輸出電路或核心電路，設計者可以具有更大彈性來將接合墊布局於一覆晶封裝的晶片上。圖9及
圖10為兩覆晶封裝的晶片上接合墊排列的上視圖，輸入/輸出電路38被配置於方形晶片20的每一邊上，要注意的是，除了不可少的I/O接合墊之外，每一個輸入/輸出電路只有一個電源接合墊(power pad)，不是VDD接合墊就是VSS接合墊。具有一VSS/VDD接合墊的輸入/輸出電路會配置於具有一VDD/VSS接合墊的輸入/輸出電路之間。當然，每個輸入/輸出電路是由至少兩個電源線，如VDD、VSS來供電。於一輸入/輸出電路中的每個電源線(power rail)會藉由輸入/輸出電路或鄰近輸入/輸出電路上的電源接合墊，連接至一電源導線層(power trace)。VDD-to-VSS ESD箝制電路其上具有兩電源接合墊，用以藉由封裝基板上的導線層來橋接至輸入/輸出電路或核心電路。
圖9中，所有VDD-to-VSS ESD箝制電路66是配置於四個角落，於圖10中，除了一個VDD-to-VSS ESD箝制電路66配置於一角落之外，兩個VDD-to-VSS ESD箝制電路68是配置於晶片20的中間區域。數個輸入/輸出電路38也配置於中間區域，以將核心電路隔成兩組，即核心電路1(corecircuit 1)及核心電路2(core circuit 2)。所有核心電路其上具的電源接合墊，用以藉由基板上的導線層連接其電源線至VDD-to-VSS ESD箝制電路的電源線。
與使用晶片上的金屬線(metal wires)來連接VDD-to-VSS ESD箝制電路與輸入/輸出電路或核心電路的習知技術相比，本發明的靜電放電保護機制，是使用封裝基板上的導線層(trace)來橋接VDD-to-VSS ESD箝制電路與輸入/輸出電路或核心電路。由於封裝基板上的導線層具有較低的寄生阻值，VDD-to-VSS ESD箝制電路可以有效地保護更多的輸入/輸出電路或核心電路，也可以被配置於晶片上任何區域，以縮小晶片的尺寸，以及節省成本。
權利要求
1.一種覆晶封裝集成電路的靜電放電(ESD)保護機制，包括一第一導線層，位於一封裝基板上；以及一晶片，包括一被保護電路，由形成於上述晶片上的一第一高壓電源線及一第一低壓電源線所供電；以及一ESD箝制電路(clamp circuit)，耦接於形成在上述晶片上的一第二高壓電源線及一第二低壓電源線之間；其中上述晶片上的上述第一、第二高壓電源線是分開的，且於靜電放電事件發生時，上述第一第一高壓電源線會藉由上述封裝基板上的第一導線層，耦接至上述第二高壓電源線。
2.根據權利要求1所述的覆晶封裝集成電路的靜電放電(ESD)保護機制，其中上述晶片上的第-、第二低壓電源線是分開的，上述第一低壓電源線會藉由封裝基板上的其他導線層，耦接至上述第二低壓電源線。
3.根據權利要求1所述的覆晶封裝集成電路的靜電放電(ESD)保護機制，其中上述晶片上的第-、第二低壓電源線是分開的，上述第一低壓電源線於上述晶片封裝完成後，並不會與上述第二低壓電源線耦接。
4.根據權利要求1所述的覆晶封裝集成電路的靜電放電(ESD)保護機制，其中上述被保護電路為一輸入/輸出電路。
5.根據權利要求1所述的覆晶封裝集成電路的靜電放電(ESD)保護機制，其中上述被保護電路為一核心電路。
6.根據權利要求1所述的覆晶封裝集成電路的靜電放電(ESD)保護機制，其中上述第一、第二高壓電源線以及上述第一、第二低壓電源線會藕接至形成有錫鉛凸塊的第一、第二高壓接合墊以及第一、第二低壓接合墊。
7.根據權利要求1所述的覆晶封裝集成電路的靜電放電(ESD)保護機制，其中更包括一第二導線層，位於上述封裝基板上，且上述第一、第二導線層會分別連接至一ESD防護單元的二接合墊上，上述ESD防護單元於正當常操作下電性分離上述第一、第二導線層，而於靜電放電發生時，電性連接上述第一、第二導線層。
8.根據權利要求1所述的覆晶封裝集成電路的靜電放電(ESD)保護機制，其中於靜電放電發生時，上述第一高壓電源線是藉由上述第一導線層、ESD防護單元以及第二導線層，連接至上述第二高壓電源線。
9.一種覆晶封裝集成電路的靜電放電(ESD)保護機機制，包括一第一導線層，位於一封裝基板上；以及一晶片，包括一被保護電路，由形成於上述晶片上的一第一高壓電源線及一第一低壓電源線所供電；以及一電源ESD箝制電路(c1amp circuit)，耦接於形成在上述晶片上的一第二高壓電源線及一第二低壓電源線之間；其中上述晶片上的上述第一、第二低壓電源線是分開的，且於靜電放電發生時，上述第一低壓電源線會藉由上述封裝基板上的第一導線層，耦接至上述第二低壓電源線。
10.一具有靜電放電保護機制的晶片，包括一第一輸入/輸出電路，具有一第一電源線、一輸入/輸出接合墊以及一第一電源接合墊，上述第一電源接合墊是耦接至上述第一電源線；一ESD箝制電路(clamp circuit)，具有一第二電源線、至少二第二電源接合墊，上述二個第二電源接合墊之一者，是耦接至上述第二電源線；其中上述晶片上的上述第一、第二電源線是分開的，但藉由一封裝基板上的一導線層，上述第一電源接合墊會電性連接至上述第二電源線。
全文摘要
本發明提供一種覆晶封裝集成電路的靜電放電(ESD)保護機制，是使用覆晶封裝基板上的導線層來橋接一ESD箝制電路(clamp circuit)及被保護電路，包括一位於覆晶封裝基板上的導線層(trace)以及一晶片。經由覆晶封裝之後，第一高壓電源線是藉由覆晶封裝基板上的導線層耦接至第二高壓電源線，且第一低壓電源線是藉由覆晶封裝基板上的導線層耦接至第二低壓電源線。如此，利用覆晶封裝上的導線層可以將靜放電防護電路適當地橋接而能有效地保護內部電路，以避免靜電放電對此類覆晶封裝集成電路產品的破壞，提升產品的生產良率。
文檔編號H02H9/00GK1466210SQ0215679
公開日2004年1月7日 申請日期2002年12月18日 優先權日2002年6月19日
發明者柯明道, 羅文裕 申請人:矽統科技股份有限公司