用於非易失性存儲器的編程及擦除方法

2023-09-20 01:10:05 2

專利名稱：用於非易失性存儲器的編程及擦除方法
用於非易失性存儲器的編程及擦除方法優先權本申請要求於2007年5月25日向韓國國家知識產權局提交的韓國專利 申請No. 10-2007-0050963的優先權，該在先申請的全部內容通過引用的方式 合併於此。技術領域編程或擦除具有電荷存儲層的非易失性存儲設備的方法，例如，包括執 行至少一個單元編程或擦除循環，每個單元編程或擦除循環包括將作為正或 負電壓的編程脈衝，擦除脈衝，時間延遲，軟4察除脈沖，軟編程脈衝和/或校 驗脈衝施加於非易失性存儲設備的一部分(例如，字線或基片)。
背景技術：
即使當不提供電源時，非易失性存儲器仍然保留存儲在其存儲單元中的 信息。這樣的示例包括掩碼ROM, EPROM，以及EEPROM。非易失性存儲器在各種不同的電子產品中廣泛使用，例如，個人計算機， 個人數字助理(PDA),行動電話，數字靜態照相機，數字攝影機，視頻遊 戲機，存儲卡，以及其他電子設備。存儲卡類型可以包括多媒體卡(MMC)，安全數字(SD)卡，小型閃卡， 記憶棒，智能介質卡，以及純數字(xD)圖片卡。在非易失性存儲設備中，快閃記憶體被廣泛地使用。可以基於單元與位 線的連接結構將快閃記憶體分為或非(NOR)型和與非(NAND)型。因為 讀速度較快且寫操作較慢，NOR型快閃記憶體可以被作為代碼存儲器。因 為寫速度較快且每單元區域的價格較低，NAND型快閃記憶體可以被用作為 大容量存儲設備。NOR型快閃記憶體可以用於PC、路由器或集線器中的BIOS/聯網中或 電信交換器中。NOR型快閃記憶體也可以用於存儲行動電話，個人數字助 理(PDA)， POS,或PCA的代碼或數據。NAND型快閃記憶體可以用於移動計算機，數位照相機(靜止的或移動的)，近似CD質量的聲音記錄器，粗糙卻可靠的存儲器(例如，固態;磁碟) 中。圖1示出了採用ISPP方法的包括多個單元編程循環的傳統編程循環。如圖l所示， 一個單元編程循環可以包括編程操作和校驗讀操作。在編程操作中，可以將編程電壓Vpgm施加於被選字線而將通過電壓Vpass施加於未 被選擇的字線。在校驗讀操作中，可以將校驗電壓Vvfy施加於被選字線而 將讀電壓Vread施加於未被選擇的字線。在傳統的ISPP模式中，編程電壓 Vpgm可以在每個單元編程循環期間增加一個delta電壓AV。類似的，圖2示出了採用ISPP方法的包括多個單元擦除循環的傳統擦 除循環。 一個擦除循環包括一個擦除操作和一個檢驗讀操作。擦除操作可以 包括將擦除電壓Vers施加於被選塊的基片。校驗讀操作可以包括將校驗電壓 Vvfy施加於被選字線和將讀電壓Vread施加於未被選擇的字線。在傳統的 ISPP模式中，擦除電壓Vers可以在每個單元擦除循環期間增加一個delta電 壓AV。發明內容示範性實施例的目的是編程或擦除具有電荷存儲層的非易失性存儲設 備的方法，包括執行至少一個單元編程或擦除循環，每個單元編程或擦除循 環包括將作為正或負電壓的編程脈沖，擦除脈沖，時間延遲，軟擦除脈衝， 軟編程脈衝和/或校驗脈沖施加於非易失性存儲設備的一部分(例如，字線或 基片)。示範性實施例的目的是編程具有電荷存儲層的非易失性存儲設備的方 法，包括執行至少一個單元編程循環，每個單元編程循環包括將編程脈衝施 加於字線，執行將時間延遲施加於該字線和將軟擦除脈衝施加於非易失性存 儲設備中的至少 一個操作，並且將校驗脈衝施加於字線。示範性實施例的目的是擦除具有電荷存儲層的非易失性存儲設備的方 法，包括執行至少一個單元擦除循環，每個單元擦除循環包括將擦除脈衝施 加於非易失性存儲設備的基片，執行將時間延遲施加於非易失性存儲設備的 基片和將軟編程脈沖施加於非易失性存儲設備中的至少一個，並且將校驗脈 衝施加於字線。


通過參考附圖對本發明示範性實施例的詳細描述，該示範性實施例的上 述及其他特徵和優點將變得更易理解。圖1示出了採用ISPP方法的傳統編程循環。 圖2示出了使用ISPP方法的傳統擦除循環。圖3示出了根據示範性實施例的NAND快閃記憶體框圖。圖5A-5B示出了根據示範性實施例的編程循環。圖6示出了根據示範性實施例的時間延遲操作的持續時間。圖7示出了根據示範性實施例的編程循環。圖8示出了根據示範性實施例的時間延遲操作的持續時間。圖9A-9B示出了根據示範性實施例的編程循環。圖10示出了根據示範性實施例的在編程操作期間的電場方向的示例。圖11示出了根據示範性實施例的用於軟擦除操作的電場方向。圖12示出了更詳細的單元編程循環的示範性實施例。圖13A-13B示出了根據示範性實施例的擦除循環。圖14示出了根據示範性實施例的時間延遲操作的持續時間。圖15示出了根據示範性實施例的擦除循環。圖16示出了根據示範性實施例的時間延遲操作的持續時間。圖17A-17B示出了根據示範性實施例的擦除循環。圖18示出了根據示範性實施例的在擦除操作期間的電場方向的示例。圖19示出了根據示範性實施例的用於軟編程操作的電場方向。圖20示出了更詳細的單元擦除循環的示範性實施例。圖21示出了根據示範性實施例的編程或擦除循環。圖22示出了根據示範性實施例的編程或擦除循環。圖23示出了根據示範性實施例的編程或擦除循環。圖24示出了根據示範性實施例的編程或擦除循環。圖25示出了根據示範性實施例的NOR快閃記憶體。圖26示出了根據示範性實施例的堆棧快閃記憶體。圖27示出了根據示範性實施例的鰭(fin)型快閃記憶體。圖28示出了根據示範性實施例的不具有源極和漏極的快閃記憶體。圖29示出了根據示範性實施例的NOR快閃記憶體。圖30示出了圖30中所示的第一存儲層的示例性電路圖。圖31示出了根據示範性實施例的包括存儲控制器的另一個示範性實施例。圖32示出了根據示範性實施例的包括接口的另一個示範性實施例。圖33示出了根據示範性實施例的示例性存儲卡。圖34示出了根據示範性實施例的示例性行動裝置。圖35示出了根據示範性實施例的示例性存儲卡和主機系統。圖36示出了才艮據示範性實施例的示例性系統。
具體實施方式
這裡公開詳細的示範性實施例。然而，在此描述的特殊的結構和/或功能 細節僅僅是為了描述示範性實施例的目的而表現的。然而，這些權利要求可 以在許多修改形式中被實施而不能被解釋為僅僅是限制於這裡提出的示範 性實施例。應當理解，當稱一個元件或層"在…上"、"連接到"、"耦接到"另一個 元件或層時，其能夠直接在另一元件或層上、連接到或耦接到另一個元件或 層上，或者也可以存在插入元件或層。相反，當稱一個元件"直接在…上"、 "直接連接到"、或"直接耦接到"另一元件或層時，則不存在插入元件或 層。這裡所用的，術語"和/或"包括相關列出條目的一個或多個的任意和所 有組合。應當理解，儘管這裡可能使用術語第一、第二、第三等來描述各種元件、 部件、區域、層和/或區段，但是這些元件、部件、區域、層和/或區段不應 當被這些術語所限制。這些術語可以僅用於將一個元件、組件、區域、層和 部件和另一個區域、層或部件區分開來。因此，在不脫離這些示範性實施例 的教導的情況下，下面討論的第一元件、組件、區域、層或部件可以被稱為 第二元件、組件、區域、層或部件。這裡可能使用空間相對術語，如"在…之下"、"在…下面"、"低於"、 "在…之上"、"在…上面"等等來簡化描述，以描述圖中所示的一個元件或 特徵對另一個元件或特徵的關係。應當理解，空間相對術語可以意欲包括使 用中的或操作中的設備的除了圖中描述的方位之外的不同的方位。這裡所用的術語僅僅是為了描述具體的示範性實施例，不意欲是限制性 的。正如這裡所用的，單數形式"一"、"一個"和"這個"可以意欲也包括 複數形式，除非上下文清楚地指明是單數。還應當理解，用於本說明書中的 術語"包括"和/或"包含"指定了既定特徵、整數、步驟、操作、元件和/ 或部件的存在，但是不排除一個或更多的其它特徵、整數、步驟、操作、元 件、部件、和/或它們的組的存在或增加。除非另有定義，這裡所用的所有術語(包括技術和科學術語)具有和本 領域技術人員通常理解的相同的意思。還應當理解，諸如在通常^f吏用的詞典意思，並且不應當被解釋為理想化的或超出正規認識的，除非這裡做了特別 的定義。這裡將對附圖中示出的示範性實施例進行描述，其中相似的參考數字始 終指示相似的組件。不應當認為本發明的實施例局限於這裡示出的特定區域 形狀，而是包括由例如製造引起的形狀的偏差。例如，以矩形示出的嵌入(implate )區域將典型地具有圓形或彎曲的特徵和/或其邊緣處具有嵌入濃度 (concentration)的梯度而不是從嵌入區到非嵌入區是二進位變化。相似地， 由嵌入形成的掩埋(buried)區域可以導致在該掩埋區域和嵌入通過其發生 的表面之間的區域中的一些嵌入。因而，圖中示出的區域是實際上是示意性 的，它們的形狀不意欲示出設備的區域的實際形狀，並且不應當被認為限制 本發明的範圍。圖3示出了根據示範性實施例的NAND快閃記憶體框圖。如所示的， NAND快閃記憶體包括一個NAND快閃記憶體陣列，其可以經由多條字線 被X緩衝器，鎖存器和解碼器以及緩衝器，鎖存器，和解碼器訪問，並且經 由多條位線被頁面寄存器和傳感放大器以及Y門控(gating)訪問。NAND 快閃記憶體也可以包括用於外部地接收和發送信號的輸出驅動器，指令寄存 器，以及用於接收指令和發送指令來訪問NAND快閃記憶體陣列的控制邏 輯和高壓生成器。NAND快閃記憶體也可以包括全局緩存器以及I/O緩存器 和鎖存器來控制對於到或來自NAND快閃記憶體陣列的數據的訪問。需要 注意的是，圖3中NAND快閃記憶體的特殊結構是一個示例，也可以使用 其他結構或變化形式。NAND快閃記憶體陣列可以是任何想要的尺寸和排 列。圖4示出了根據示範性實施例的更詳細的NAND快閃記憶體設備100 的部分塊。如圖4所示，X解碼器130控制各種線的電壓，包括字線WL， SSL線，以及GSL線，而頁面緩沖器電路150控制位線110—1…110—M的電 壓，例如，奇偶位線。如圖所示，在SSL線和位線的交叉點是串選擇電晶體 SST。在GSL線和位線的交叉點是接地選擇電晶體GST。在字線WL線和 位線的交叉點是存儲單元電晶體MCT<0〉 — MCT，其組成NAND快閃 存儲器陣列110。圖5A-5B示出了根據示範性實施例的編程循環。如圖5A-5B所示，編 程循環可以包括一個或多個編程單元循環Loop;(這裡i是> 1的整數)。如 圖5A-5B所示，每個單元編程Loopi可以包括編程操作P41，時間延遲操作 P42,和/或校驗讀操作P43。在示範性實施例中，時間延遲操作P42介於編 程操作P41和校驗讀操作P43之間。在示範性實施例中，時間延遲操作P42 允許有時間富餘，用於電荷阱層中的電荷重新分配和/或重新組合。在示範性 實施例中，編程單元的閾值電壓Vth在時間延遲4喿作P42期間可以;波改變。如圖5B所示，編程操作P41可以是將正編程電壓Vpgm的脈衝施加於 存儲單元電晶體的字線，並且校驗讀操作P43可以是將正校驗讀電壓Vvfy 的脈衝施加於存儲單元電晶體的字線。在其他示範性實施例中，編程操作 P41可以是將負編程電壓Vpgm的脈衝施加於存儲單元電晶體的基片，並且 校驗讀操作P43可以是將負校-驗讀電壓Vvfy的脈衝施加於存儲單元電晶體 的基片。如圖6所示，時間延遲操作P42的持續時間在1微秒到900毫秒左右， 或其中的任何持續時間。圖7示出了根據示範性實施例的編程循環。如圖7所示，編程循環可以 包括一個或多個單元編程循環Loopi (這裡i是》1的整數)。在圖7所示的 示範性實施例中，每個單元編程循環Loopi可以包括編程操作P51，時間延 遲操作P52,和/或校驗讀#:作P53。在示範性實施例中，時間延遲操作P52 可以在編程操作P51和校驗讀操作P53之後。在示範性實施例中，時間延遲 操作P52允許時間富餘，用於電荷阱層中的電荷的重新分配和/或重新組合。 在示範性實施例中，編程單元的閾值電壓Vth在時間延遲操作P52期間可以 被改變。與圖5B類似，編程操作P51可以是將正編程電壓Vpgm的脈衝施加於存儲單元電晶體的字線，並且校驗讀操作P53可以是將正校驗讀電壓Vvfy 的脈衝施加於存儲單元電晶體的字線。類似於圖5B，編程操作P51可以是 將負編程電壓Vpgm的脈沖施加於存儲單元電晶體基片，並且校驗讀操作 P53可以是將負校驗讀電壓Vvfy的脈沖施加於存儲單元電晶體的基片。如圖8所示，時間延遲操作P52的持續時間可以在1微秒到900毫秒左 右，或其中的任何持續時間。圖9A-9B示出了根據示範性實施例的編程循環。如圖9A-9B所示的， 編程循環包括一個或多個單元編程循環Loop;(這裡i是> 1的整數)。在圖 9A-9B所示的示範性實施例中，每個單元編程循環Loopi可以包括編程操作 P61，軟擦除操作P62，和/或校驗讀操作P63。在示範性實施例中，軟擦除 操作P62介於編程操作P61和校驗讀操作P63之間。在示範性實施例中，軟 擦除操作P62加速電荷阱層中的電荷的重新分配和/或重新組合。在示範性 實施例中，軟擦除操作P62中提供的電壓(或電場)可以小於編程操作P61 中提供的電壓(或電場)。如圖9B所示，編程操作P61可以是將正編程電壓Vpgm的脈衝施加於 存儲單元電晶體的字線，並且校驗讀操作P63可以是將正校驗讀電壓Vvfy 的脈衝施加於存儲單元電晶體的字線，並且軟擦除操作P62可以是將正編程 電壓Vse的脈衝施加於存儲單元電晶體的基片。在示範性實施例中，編程操作P61可以是將負編程電壓Vpgm的脈衝施 加於字線，並且軟擦除操作P62可以是將負編程電壓Vse的脈衝施加於存儲 單元電晶體的基片。在示範性實施例中，編程操作P61可以是將負編程電壓Vpgm的脈衝施 加於基片，並且軟擦除操作P62可以是將正編程電壓Vse的脈衝施加於存儲 單元電晶體的基片。在示範性實施例中，編程操作P61可以是將正編程電壓Vpgm的脈衝施 加於字線，並且軟擦除操作P62可以是將負編程電壓Vse的脈衝施加於存儲 單元電晶體的字線。在示範性實施例中，圖3的控制邏輯和高壓生成器可以提供脈沖Vse到 NAND快閃記憶體陣列的存儲單元電晶體。圖10示出了在圖9A-9B的編程操作P61期間電場方向的一個示例。如 圖10所示，當將正編程電壓Vpgm施加於控制柵極時，電場可以是從控制柵極到基片。圖11示出了用於圖9A-9B的軟擦除操作P62的電場方向。如圖11所示， 當將正的軟擦除電壓施加於基片時，電場可以是從基片到控制柵極。圖12示出了更詳細的單元編程循環Loopi的示範性實施例。如圖12所 示，Loopo可以包括編程操作P61，軟擦除操作P62和/或校驗讀操作P63。 如圖12所示，可以將編程電壓Vpgm和校驗電壓Vverify施加於被選字線， 而將編程Vpass和校驗讀電壓Vread施加於所有未被選擇的字線。在圖12 所示的示範性實施例中，電壓Vse可以作為軟擦除電壓施加於基片。如圖12所示，電壓Vpgm， Vverify， Vpass， Vread,和Vse的幅度在一 個單元編程循環Loop;中可以變化。同樣，電壓Vpgm， Vverify, Vpass， Vread, 和Vse的幅度從一個單元編程循環Loopi到另一個單元編程循環Loopw和/ 或從頁面0的一個單元編程循環Loop。到頁面1的另 一個單元編程循環Loopo 時也可以變4匕。同樣，電壓Vpgm, Vverify， Vpass ， Vread,和Vse的持續時間可以隨 著單元編程循環Loopi而變化。同樣，如圖12所示，電壓Vpgm, Vverify， Vpass， Vread,和Vse的持續時間從一個單元編程循環Loopi到另 一個單元 編程循環Loopi + 1變化和/或/人頁面0的一個單元編程循環Loopo到頁面1的 另 一個單元編程循環Loopo可以變化，例如，頁面0的Loopo的Vse的持續 時間示為t3，而頁面1的Loopo的Vse的持續時間示為t4,這裡t3>t4。在示範性實施例中，頁面O和頁面1(以及隨後的頁面)可以是施加於 不同字線的單個電平。在其他示範性實施例中，頁面O和頁面l(以及隨後 的頁面)可以是相同字線的多個電平。結合圖5A-11中討論的任何一個變化和/或可選方案也可以應用於圖12 所示的示範性實施例。圖13A-13B示出了根據示範性實施例的擦除循環。如圖13A-13B所示， 擦除循環可以包括一個或多個擦除單元循環Loop;(這裡i是> 1的整數)。 如圖13A-13B所示的，每個單元擦除循環Loopi可以包括擦除操作Pl,時間 延遲4喿作P2，和/或校驗讀操作P3。在示範性實施例中，時間延遲操作P42 介於擦除操作Pl和校驗讀操作P3之間。在示範性實施例中，時間延遲操作 P2允許有時間富餘，用於電荷阱層中的電荷的重新分配和/或重新組合。在 示範性實施例中，編程單元的閾值電壓Vth在時間延遲^t喿作P2期間可以淨皮改變。如圖13B所示，擦除操作Pl可以是將正電壓Verase的脈衝施加於基片， 並且校驗讀操作P3可以是將正校驗讀電壓Vvfy的脈衝施加於存儲單元晶體 管的字線。在其他示範性實施例中，編程操作Pl可以是將負編程電壓Vpgm的脈 沖施加於基片，並且校驗讀操作P43可以是將負校驗讀電壓Vvfy的脈沖施 加於存儲單元電晶體的字線。如圖14所示，時間延遲操作P2的持續時間可以在1微秒到900毫秒左 右，或其中的任何持續時間。圖15示出了根據示範性實施例的擦除循環。如圖15所示，擦除循環可 以包括一個或多個擦除單元循環Loopi(這裡i是》1的整數)。在圖15示出 的示範性實施例中，每個單元擦除循環Loopi可以包括擦除操作Pll，時間 延遲操作P12，和/或校驗讀操作P13。在示範性實施例中，時間延遲操作P12 在擦除操作Pll和校驗讀操作P13之後。在示範性實施例中，時間延遲操作 P12允許有時間富餘，用於電荷阱層中的電荷的重新分配和/或重新組合。在改變。類似於圖13B,擦除操作Pl可以是將正電壓Verase的脈衝施加於基片， 並且校驗讀操作P3可以是將正校驗讀電壓Vvfy的脈衝施加於存儲單元晶體 管的字線。如圖16所示，時間延遲操作P52的持續時間可以在1微秒到900毫秒 左右，或其中的任何持續時間。圖17A-17B示出了根據示範性實施例的擦除循環。如圖17A-17B所示， 擦除循環可以包括一個或多個擦除單元循環Loop;(這裡i是> 1的整數)。 在圖17A-17B示出的示範性實施例中，每個單元擦除循環Loopi可以包括擦 除操作P21，軟編程操作P22,和/或校驗讀操作P23。在示範性實施例中， 軟編程操作P22介於擦除操作P21和校驗讀操作P23之間。在示範性實施例 中，軟編程:燥作P22加速電荷阱層中的電荷的重新分配和/或重新組合。在 示範性實施例中，軟編程操作P22中提供的電壓(或電場)可以小於擦除操 作Pll中^是供的電壓(或電場)。如圖17B所示，擦除操作P21可以是將正編程電壓Verase的脈衝施加於基片，校驗讀操作P23可以是將正校驗讀電壓Vvfy的脈沖施加於存儲單 元電晶體的字線，且軟編程操作P23可以是將正編程電壓Vsp的脈沖施加於 存儲單元電晶體的字線。在示範性實施例中，擦除操作P21可以是將正擦除電壓Verase的脈衝施 加於基片，且軟編程操作P22可以是將負的軟編程電壓Vsp的脈沖施加於存 儲單元電晶體的基片。在示範性實施例中，擦除操作P21可以是將負4察除電壓Verase的脈衝施 加於基片，且軟編程操作P22可以是將負的軟編程電壓Vsp的脈衝施加於存 儲單元電晶體的字線。在示範性實施例中，擦除操作P21可以是將負擦除電壓Verase的脈衝施 加於字線，且軟編程操作P22可以是將正軟編程電壓Vsp的脈衝施加於存儲 單元電晶體的字線。在示範性實施例中，圖3的控制邏輯和高壓生成器可以提供脈沖Vsp到 NAND快閃記憶體陣列的存儲單元電晶體。圖18示出了圖17的擦除操作P21期間的電場方向。如圖18所示，當 正擦除電壓Verase施加於基片時，電場可以是從基片到控制柵極。圖19示出了用於圖17的軟編程操作P22期間的電場方向。如圖19所 示，當正軟編程電壓Vsp施加於控制柵極時，電場可以是從控制柵極到基片。圖20示出了更詳細的單元4寮除循環Loop"如圖20所示，Loopo可以包 括擦除操作，軟編程操作和/或校驗讀操作。如圖9所示，可以將擦除電壓 Verase施加於基片，而將軟編程Vsp和校驗電壓Vverify施加於所有字線。如圖20所示，電壓Verase, Vverify,和Vsp的幅度在一個單元編程循 環Loopi中可以變化。同樣，電壓Verase， Vverify,和Vsp的幅度從一個單 元編程循環Loopi到另一個單元編程循環LoopiM和/或從頁面0的一個單元 擦除循環Loopo到頁面1的另一個單元擦除循環Loopo也可以變化。同樣，電壓Verase, Vverify,和Vsp的持續時間可以在單元擦除循環 Loopi內變化。同樣，如圖20所示，電壓Verase， Vverify,和Vsp的持續時 間從一個單元4寮除循環Loopi到另一個單元編程循環Loopi"和/或從頁面0 的一個單元擦除循環Loopo到頁面1的另一個單元^"除循環Loopo可以變化， 例如，頁面0的Loopo的Vsp的持續時間示為tl,而頁面1的Loopo的Vsp 的持續時間示為t2,這裡tl>t2。在示範性實施例中，頁面0和頁面1(以及隨後的頁面)可以是施加於 不同字線的單個電平。在其他示範性實施例中，頁面0和頁面1 (以及隨後 的頁面)可以是相同字線的多個電平。結合圖13A-19中討論的任何一個變化和/或可選方案也可以應用於圖20 所示的示範性實施例。圖21示出了根據示範性實施例的編程或擦除循環Loopo到Loop"如所 示， 一個單元編程循環Loopo可以包括時間延遲操作TD，另一個單元編程 循環Loop!可以包括軟編程操作SE。類似地， 一個單元擦除循環Loopo可以 包括時間延遲操作TD，另 一個單元擦除循環Loop!可以包括軟編程操作SP。 在編程或擦除循環中，可以交替應用時間延遲操作TD和軟擦除操作SE/軟 編程操作SP。在示範性實施例中，第一操作可以是時間延遲操作TD或軟擦 除操作SE/軟編程操作SP。圖22示出了根據示範性實施例的編程或擦除循環Lo叩o到Loop"圖22 中，時間延遲操作或軟編程/擦除操作在檢驗讀操作之後。如圖所示， 一個單 元編程循環Loopo可以包括時間延遲操作TD，且另 一個單元編程循環Loop! 可以包括軟擦除操作SE。類似地， 一個單元擦除循環Loopo可以包括時間延 遲操作TD，且另 一個單元擦除循環Loop,可以包括軟編程操作SP。在編程 或擦除循環中，可以交替應用時間延遲搡作TD和軟擦除操作SE/軟編程操 作SP。在示範性實施例中，第一操作可以是時間延遲操作TD或軟擦除操作 SE/軟編程操作SP。圖23示出了根據示範性實施例的編程或擦除Loop。到Loop"圖23中， 一個單元編程循環可以包括時間延遲操作和軟擦除操作。類似地， 一個單元 擦除循環可以包括時間延遲操作和軟編程操作。如圖所示， 一個單元編程循環Loopo可以包括時間延遲操作TD和軟擦 除操作SE。類似地， 一個單元擦除循環Loopo可以包括時間延遲操作TD和 軟編程操作SP。圖24示出了才艮據示範性實施例的編程或擦除循環Loopo到Loop"圖24 中， 一個單元編程循環可以包括時間延遲操作和軟擦除操作。類似地， 一個 單元擦除循環可以包括時間延遲操作和軟編程操作。圖24中，時間延遲操 作或軟編程/擦除操作在校驗讀操作之後。在示範性實施例中，施加時間延遲意味著等待，例如，在施加另一個電壓之前有意地在字線上等待給定的延遲時間。在示範性實施例中，施加時間 延遲可以表示沒有脈衝或電壓是導致非易失性存儲器改變狀態和/或*繰作的 刻意施加的脈衝。在示範性實施例中，電荷存儲層可以是任何電荷存儲層，例如，浮點柵 極或電荷阱層。結合圖5A-20中討論的任何一個變化和/或可選方案也可以應用於圖 21 -24所示的示範性實施例。圖25示出了根據示範性實施例的NOR快閃記憶體。如圖25所示，NOR 快閃記憶體可以包括存儲陣列1100,X選擇器1200,Y選擇器1300，SA&WD 1400, 1/0接口 1500等等或者是控制邏輯1600。圖26示出了根據示範性實施例的堆棧快閃記憶體。根據示範性實施例 快閃記憶體設備可以包括三維排列的存儲單元。存儲單元可以包括多個用作 MOS電晶體形成的半導體基片的堆棧半導體層。用於描述方便的目的，僅 僅兩個半導體層(例如，第一半導體層100'和第二半導體層200')在圖 26中示出，但是可以存在多於兩個半導體層。根據示範性實施例，第一半導體層10(T可以是單晶矽晶片，第二半導 體層200'可以是^f吏用第一半導體層100'(例如，晶片)作為種子層通過 外延處理而形成的單晶矽外延層。利用外延處理在半導體晶片上形成外延半 導體層的任何傳統方法都可以用於示範性實施例。根據示範性實施例，半導體層100'和20(T可以具有本質上相同結構 的單元陣列。因此，存儲單元可以組成多層的單元陣列。為了避免由於多層 排列導致的複雜描述，將會首先定義用於描述單元陣列的每個元素的符號， 例如柵極結構，公共源極線(CSL),位線插塞，以及摻雜區。為了描述各 個元素的垂直定位，布置這些元素的半導體層100'和200'的次序將附在 元素名稱後面的圓括號內。例如，GSL (1)和SSL (2)分別表示形成在第 一半導體層100'上的接地選擇線，以及形成在第二半導體層200'上的串 選擇線。半導體層100'和200'中的每一個可以包括由熟知的設備絕緣層面板 105， 205限定的有源區。該有源區可以在一個方向上^f皮此並行形成。該i殳備 絕緣層面包括一對選擇線GSL和SSL以及M條字線WL的4冊極結構糹皮配置在半 導體層100'和200'中每一個上。源極插頭500'可以-波配置在柵極結構的 一側，並且位線插頭40(H皮配置在柵極結構的另一側上。位線插頭400'可 以分別連接到與字線WL交叉的N條位線BL上。在示範性實施例中，位線 BL與字線WL交叉形成在最上端的半導體層(例如，圖26中的第二半導體 層20(T )。位線BL的數量N可以是大於1的常數，並且可以是8的倍數。字線WL可以配置在選擇線GSL和SSL之間。構成一個柵極結構的字 線WL的數量M可以是大於1的常數，並且可以是8的倍數。選擇線GSL 和SSL中的一條可以用作控制公共源極線CSL和存儲單元之間的電連接的 接地選擇線GSL，選擇線中的另 一條可以用作控制位線和存儲單元之間的電 連接的串選擇線SSL。摻雜區形成在選擇線和字線之間以及字線之間的有源區中。在示範性實 施例中，在摻雜區中，在各個接地選擇線GSL ( 1 )和GSL ( 2 )的一組側面 上形成的摻雜區110S和210S可以用作通過源極插頭500'連接到公共源極 線CSL的源電極。在串選擇線SSL ( 1 )和SSL (2)的側面形成的摻雜區 110D和210D可以用作通過位線插頭400連接到位線BL的漏極。同樣，在 字線WL的兩側形成的摻雜區1101和2101可以用作串聯連接存儲單元的內 部摻雜區。根據示範性實施例，源極插頭500'可以在第一和第二半導體層100' 和200'上形成，並且將可以作為源電^L的摻雜區110S和210S (在下文中， 稱為第一和第二源極區)電連接到到第一和第二半導體層100'和200'。 因此，第一和第二區域110S和210S與半導體層100'和200'形成等電位。根據示範性實施例，如圖26所示，源極插頭500'通過第二半導體層 200'以及第二源極區210S，並且連接到第一源極區IIOS用於電連接。在 示範性實施例中，每個源極插頭500'直接接觸第二半導體層200和第二源 極區210S的內壁。以上描述的擦除和編程方法(或者，寫入方法)的示範性實施例可以應 用到圖26中的堆棧快閃記憶體結構。圖27示出了根據示範性實施例的鰭型快閃記憶體。如所示，在鰭型結 構中，半導體基片可用被定義為具有多個區域。例如，半導體基片可以被分 為單元區域A，外圍區域C，以及位於單元區域A和外圍區域C之間的邊界區域B。單元區域A可以是形成存儲電晶體的部分，外圍區域C可以是形 成外圍電路設備的部分用於控制存儲器電晶體的操作。邊界區域B可以用來 區分區域A和C。例如，其可以被定義為包含單元區域A和外圍區域C的 邊緣的部分。第一設備絕緣薄膜110a可以被提供在半導體基片的第一區域(例如， 單元區域A)上，並且第二設備絕緣薄膜110b和110c可以被提供在第二區 域(例如，邊界區域B和/或外圍區域C)上。第一設備絕緣薄膜110a可以 被形成為從半導體基片的表面上凹入給定的深度，以便定義第一有源區115a 的鰭型。第二設備絕緣薄膜110b和110c可以被提供在半導體基片的一個表 面上或者可以從它的表面突出，以便定義第二有源區115b和115c的平面型。 第一設備絕緣薄膜110a和第二設備絕緣薄膜110b和110c被示出為具有相同 的底部深度，但是它們也可以具有不同的底部深度。第 一有源區115a可以具有固體形狀因為其上部和側表面暴露在第 一設 備絕緣薄膜110a上。另一方面，第二有源區115b和115c可以具有一維空間 形狀因為它們的上部表面暴露在第二設備絕緣薄膜110b和110c上。第一設 備絕緣薄膜110a的凹入深度可以是用來確定第一有源區115a暴露的側表面 深度的因素並且可以根據被請求的設備特徵來控制。隧道氧化物薄膜130,存儲結點薄膜135,阻塞氧化物薄膜140，和/或 控制電極145可以形成在單元區域A上，從而形成存儲電晶體或可以在區域 A和B中提供。存儲結點薄膜135可以被提供在隧道氧化物薄膜130上並延 伸到設備絕緣薄膜115a和115b上。阻塞氧化物薄膜140可以被提供在存儲 結點薄膜135上並跨過阻塞氧化物薄膜140上的有源區115a和115b。單元區域A中的存儲電晶體具有鰭型結構並採用第一有源區115a作為 各個位線的一部分以及採用控制柵極電極145作為各個字線的一部分。這個 使得第一有源區115a的上表面和側面用作溝道區。平面型電晶體能夠在外 圍區域C上提供。例如，平面型電晶體可以包括在外圍區域C上的柵氧化 薄膜130c以及在柵氧化薄膜130c上的柵電極145c。上面描述的擦除和編程方法(或者，寫入方法)的示範性實施例可以被 應用到圖27所示的鰭型結構中。所示，圖28示出了無源極/漏極的快閃記憶體結構，接地選擇電晶體，串選擇電晶體，以及單元電晶體形成於半導體基片50中定義的有源區上。串選擇線SSL，接地選擇線GSL，以及字線WL0 WL31可以跨過有源區排列。 位線BL通過位線接觸DC連接到位於串行選擇線SSL —側的源極/漏極區。 每條字線可以包括插入在柵電極和有源區之間的電荷存儲層64。電荷存儲層 64由浮動柵，或SONOS結構中的電荷存儲絕緣層組成。否則，電荷存儲層 64可以由半導體或金屬納晶體層組成。形成在"t妄地選擇線GSL兩側的源極/漏4及區62g和形成在串選擇線SSL 兩側的源極/漏極區62g可以是由相對於基片的具有導電性的擴散層形成的 PN節源極/漏極區。字線WLO ~ WL31之間的源極/漏極區可以不形成為典型 的PN節類型，而是反轉層或場效應源極/漏極區的形式，反轉層是由施加於 相鄰字線的電壓感應的邊緣場產生的。在示範性實施例中，與電晶體的溝道 區和源極/漏極區對應的有源區可以被形成為具有增強的電荷遷移率，以使得圖29示出了根據示範性實施例的NOR快閃記憶體。如圖所示，NOR 快閃記憶體設備4000可以包括單元陣列410，行選擇器440，和/或列選擇器 450。單元陣列410可以由多個存儲體BKl-BKn組成。每個存儲體可以包括 多個扇區SCl-SCm,每個作為擦除單元。每個扇區可以由連接到多條字線 和位線的多個存儲單元(未示出)組成。輸出線和輸出電路未在圖29示出 以便整個NOR快閃記憶體設備4000能被簡單清楚地圖示出來。行選擇器440可以響應於行地址XA選擇1條字線。列選擇器450可以 響應於列地址YA為每個存儲體選擇16條位線。將結合圖30更詳細地描述 單元陣列410，行選擇器440,以及列選擇器450的結構和操作。NOR快閃記憶體設備4000也可以包括數據輸入緩沖器420，編程驅動 器430,和/或控制器470。數據輸入緩衝器420可以並行接收等於存儲體的 數量的16位編程數據。該編程數據可以以16位為單元糹皮存儲在輸入緩沖器 420的單元緩衝器IBl-IBn中。單元緩沖器IBl-IBn可以在數據鎖存信號DLj (j=l~n)的控制下交替操作。例如，如果DL1是高電平，則第一單元緩衝器 IB1並行接收16位數據。該接收的數據被保留在第一單元緩衝器IB1中一段 時間。當編程選擇信號PSEL為高電平時，數據輸入緩衝器420可以將保留 在單元緩衝器IBl-IBn中的數據同時轉儲到編程驅動器430中。控制器470可以將編程選擇信號PSEL和數據鎖存信號DLj施加於數據 輸入緩衝器420上。數據輸入緩衝器420可以在控制器470的調節下，根據 存儲體數量或者少於存儲體的數量，以16位為單元交替地或依次接收編程 數據。編程驅動器30可以響應於存儲在數據輸入緩衝器420中的編程數據組 DBli-DBni (例如，i=l到16 )，將編程電壓同時施加於位線組BLli-Blni (例 如，i=l到16)中的被選位線上。編程驅動器可以包括與單元緩沖器IBl-IBn 對應的單元驅動器PDl-PDn。編程驅動器430可以淨皮提供有大於(內部)電 源電壓的來自外部電源的高壓VPP。來自外部電源的高壓VPP #1用來提供 編程操作中的被選單元電晶體的漏極電壓和單元電流。另外，也可以通過使 用嵌入在NOR快閃記憶體設備中的電泵電路(未示出)來提供內部高壓 VPP。NOR快閃記憶體設備4000也可以包括失敗4企測器460。失敗^r測器讀 出存儲在單元陣列410中的數據然後通過比較該讀出數據與存儲在數據輸入 緩衝器420中的編程數據來檢測編程失敗。失敗檢測器460由單元陣列410 的所有存儲體共享。如圖29所示，NOR快閃記憶體設備4000可以接收指令信號CMD,地 址信號ADD，數據DQi,以及高壓VPP。例如，這些信號可以從主機設務 或存儲控制器提供。圖30示出了作為一個例子的與圖29中所示的行和列選擇器以及外圍設 備相關的第一存儲體BK1的電路圖。行選擇器440可以包括多個行解碼器 RDl-RDm,而列選擇器450可以包括多個列解碼器CDl-CDm。成對的行和 列解碼器對應每個扇區SCl-SCm。列選擇器450可以進一步由與第一存儲 體BK1對應排列的全局列解碼器GCD1組成。參照圖30,在由多個扇區SCl-SCm組成的第一存儲體BKl中，每個扇 區組成擦除單元，第一扇區SC1耦合到用於驅動分配給被選存儲單元MC 的字線的行解碼器RD1以及耦合到用於選擇分配給全局位線(例如，GBL1 ) 的位線BLl-BLk的列解碼器。存儲單元MC可以4艮據示範性實施例來形成。 全局位線示範性地以數量16排列，因此全局位線GBL1-GBL16中的每一條 通過每個扇區中的相應列柵極電晶體與位線BLl-BLk(命名為與全局位線相 對的局部位線)相連結。列柵極電晶體由與之對應的列解碼器控制。其他扇區可以被布置為具有與第一扇區SC1相同的連4妄特4正。全局位線GBL1-GBL16可以從由編程驅動器30 l是供的位線組 BLli-BLni中的一條(例如，BLli)引出，每一條通過由全局列解碼器GCD1 控制的選擇電晶體G1-G16的方式。結果，可以以分層結構來構建存儲單元 陣列，該分層結構具有在列方向上連接到存儲單元的本地位線以及連接到一 組本地位線的全局位線。因為圖29-30所示的NOR快閃記憶體的操作以及進一步的詳細結構是 公知的，所以為了簡潔將不再提供更多的描述。相反，在此通過引用的方式 合併示出示範性NOR快閃記憶體的美國專利7,072,214,其可以使用本發明 的示範性實施例。此外，要注意的是示範性實施例並不是局限於具有上面參照圖29-30描 述的結構的NOR快閃記憶體。而是，示範性實施例可以被應用到各種NOR 快閃記憶體結構的單元陣列中。圖31示出了另一個示範性實施例。如所示，圖31包括連接到存儲器控 制器520的存儲器510。存儲器510可以是上面討論的NAND快閃記憶體或 NOR快閃記憶體。然而，存儲器510並不局限於這些存儲結構，並且可以存儲器控制器520可以提供用於控制存儲器510的操作的輸入信號。例 如，在NAND快閃記憶體的情況下，存儲器控制器520可以提供指令CMD 以及地址信號。在圖29-30的NOR快閃記憶體的例子中，存儲器控制器520 可以提供CMD， ADD, DQ和VPP信號。需要注意的是存儲器控制器520 可以基於接收的控制信號(未示出)控制存儲器510。圖32示出了另一個示範性實施例。如圖所示，圖32包括一個連接到接 口 515的存儲器510。存儲器510可以是上面討論的NAND快閃記憶體或 NOR快閃記憶體。然而，存儲器510不局限於這些存儲結構，而且可以是 任何具有根據示範性實施例形成的存儲單元的存儲結構。接口 515可以提供(例如，外部生成的)用於控制存儲器510的操作的 輸入信號。例如，在NAND快閃記憶體的例子中，接口 515可以^:供CMD 指令和地址信號。在圖29-30的NOR快閃記憶體例子中，接口 515可以提 供CMD， ADD, DQ以及VPP信號。需要注意的是接口 515基於接收的控 制信號(例如，外部生成的，未示出)控制存儲器515。圖33示出了另一個示範性實施例。圖33與圖31類似，除了存儲器510 和存儲控制器520已被實施為卡530。例如，卡530可以是存儲卡，例如快 快閃記憶體儲器卡。也就是，卡530可以是符合任意工業標準的卡，用於消費電子 設備中，例如數位照相機，個人計算機等。需要注意的是存儲控制器520可 以基於由卡530從其他(例如，外部的)設備接收的控制信號來控制存儲器 510。圖34示出了另一個示範性實施例。圖34示出一種便攜設備6000。該便 攜設備6000可以是MP3播放器，視頻播放器，視頻和音頻組合播放器等。 如圖所示，便攜設備6000包括存儲器510和存儲器控制器520。便攜設備 6000也可以包括編碼器和解碼器610,顯示部件620和4妾口 630。數據(視頻，音頻等)可以經由存儲器控制器520由編碼器和解碼器 (EDC) 610從存儲器510輸入和輸出。如圖34中的虛線所示，數據可以從 EDC 610直接輸入到存儲器510和/或從存儲器510直接輸出到EDC 610。EDC610可以編碼數據以4更存儲在存儲器510中。例如，EDC610可以 執行音頻數據的MP3編碼以存儲在存儲器510中。可選地，EDC 610可以 執行視頻數據的MPEG編碼(例如，MPEG2， MPEG4等)以存儲在存儲器 510中。更進一步地，EDC610可以包括多個編碼器，用於根據不同的數據 格式編碼不同類型的數據。例如，EDC 610可以包括針對音頻數據的MP3 編碼器以及針對視頻凝:據的MPEG編碼器。EDC610可以解碼從存儲器510輸出的數據。例如，EDC610可以對從 存儲器510輸出的音頻數據執行MP3解碼。可選地，EDC 610可以對從存 儲器510輸出的視頻數據執行MPEG解碼(例如，MPEG2, MPEG4等)。 更進一步地，EDC610可以包括多個解碼器，以根據不同的數據格式解碼不 同類型的數據。例如，EDC 610可以包括用於音頻數據的MP3解碼器以及 用於視頻數據的MPEG解碼器。同樣需要注意的是EDC610可以僅包括解碼器。例如，EDC610接收已 經被編碼的數據並傳送到存儲器控制器520和/或存儲器510。EDC可以經由接口 630接收數據用於編碼，或接收已經編碼的數據。接 口 630可以遵從已知的標準(例如，火線，USB等)。接口 630也可以包括 一個以上的接口。例如，接口 630可以包括火線接口， USB接口等。來自存 儲器510的數據也可以經由接口 630輸出。顯示部件620可以向用戶呈現從存儲器輸出的和/或由EDC 610解碼的 數據。例如，顯示部件620可以包括用於輸出音頻數據的揚聲器插孔，用於 輸出視頻數據的顯示屏，和/或等等。圖35示出了主機系統7000連接到圖33的卡530的示範性實施例。在 示範性實施例中，主機系統7000可以將控制信號施加於卡530，以^更存4諸控 制器520控制存儲器510的操作。圖36示出了另一個示範性實施例。如圖所示，系統2000可以包括樣吏處 理器2100，用戶接口 2200 (例如，鍵區，鍵盤，和/或顯示器)，數據機 2300，控制器2400，存儲器2500和/或電池2600。在示範性實施例中，每個 系統元件都可以通過總線2001彼此組合。控制器2400也可以包括一個或多個微處理器，數位訊號處理器，微控 制器，或任何類似於上述部件的處理器。存儲器2500可以用來存儲數據和/ 或由控制器2400執行的指令。存儲器2500可以是任何上述示範性實施例中 描述的存儲器。數據機2300可以用來向/從其它系統(例如，通信網絡)傳輸數據。 系統2000可以是移動系統的一部分，例如PDA,便攜計算機，web板，無 線電話，行動電話，數位音樂播放器，存儲卡，或其他發送和/或接收信息的 系統。結合圖5A-24對上述內容所作的任何變化和/或可選方案同樣可以被應 用到圖25-36中示出的示範性實施例中。儘管上面這樣描述了示範性實施例，但是^f艮顯然能夠以多種方式對其進 行變化。這樣的變化並不認為是脫離了示範性實施例，並且所有修改都應當 被包括在所附的權利要求的範圍之內。
權利要求
1、一種具有電荷存儲層的非易失性存儲器的編程方法，包括執行包括至少一個單元編程循環的編程循環，每個單元編程循環包括，將編程脈衝施加於字線，執行將時間延遲施加於該字線和將軟擦除脈衝施加於該非易失性存儲器中的至少一個操作，以及將校驗脈衝施加於該字線。
2、 如權利要求1所述的方法，其中所述施加時間延遲和軟#~除脈衝中的至少一個發生在所述施加校驗脈沖之前。
3、 如權利要求2所述的方法，其中將該時間延遲施加於字線。
4、 如權利要求2所述的方法，其中將該軟擦除脈衝施加於該非易失性 存儲設備。
5、 如權利要求2所述的方法，其中將該時間延遲施加於該字線且將該 軟擦除脈沖施加於該非易失性存儲設備。
6、 如權利要求2所述的方法，該編程循環包括 一個單元編程循環，包括，將該編程脈衝施加於字線， 將該時間延遲施加於字線，以及 將該校驗脈衝施加於字線；以及 另一個單元編程循環，包括，將另 一個編程脈沖施加於字線， 將該軟擦除脈衝施加於非易失性存儲設備，以及 將另 一個校驗脈衝施加於字線。
7、 如權利要求1所述的方法，其中所述施加校驗脈衝發生在所述施加 時間延遲和軟糹寮除脈沖中的至少一個之前。
8、 如權利要求7所述的方法，其中將該時間延遲施加於字線。
9、 如權利要求7所述的方法，其中將該軟擦除脈衝施加於非易失性存 儲設備。
10、 如權利要求7所述的方法，其中將該時間延遲施加於字線且將軟擦 除脈衝施加於非易失性存儲設備。
11、 如權利要求7的方法，該至少一個單元編程循環包括， 一個單元編程循環，包括，將該編程脈沖施加於字線， 將該校驗脈衝施加於字線，以及將該時間延遲施加於字線；以及 另一個單元編程循環，包括，將另 一個編程脈衝施加於字線， 將另一個校驗脈衝施加於字線，以及 將該軟擦除脈衝施加於非易失性存儲設備。
12、 如權利要求l所述的方法，其中該非易失性存儲設備是電荷阱快閃 存儲器並且該電荷存儲層是電荷阱層。
13、 如權利要求1所述的方法，其中該時間延遲介於lus到900ms之間。
14、 如權利要求l所述的方法，其中該時間延遲和軟擦除脈衝中的至少 一個重新分配或者重新組合該電荷存儲層內的電荷。
15、 如權利要求l所述的方法，其中該軟擦除脈衝的電壓小於該編程脈 衝的電壓。
16、 如權利要求l所述的方法，其中該編程脈衝是通過將正編程電壓施 加於非易失性存儲設備的控制柵極產生的。
17、 如權利要求1所述的方法，其中該軟擦除脈衝是通過將正擦除電壓 和負擦除電壓當中的任意一個施加於非易失性存儲設備的基片產生的。
18、 如權利要求l所述的方法，其中該編程脈衝和軟擦除脈衝具有相同 的極性。
19、 如權利要求l所述的方法，其中該編程脈衝和軟擦除脈衝具有不同 的極性。
20、 如權利要求1所述的方法，其中該非易失性存儲設備是NAND快 快閃記憶體儲器。
21、 如權利要求l所述的方法，其中該編程脈衝、軟擦除脈衝和校驗脈 衝當中的任何一個的幅度和持續時間中的至少一個在單元編程循環內或跨 過單元編程循環時可以變化。
22、 一種非易失性存儲設備，包括存儲單元電晶體陣列，通過多條字線和多條位線連接；以及編程邏輯，執行至少一個單元編程循環，其中對於每個單元編程循環， 該編程邏輯將編程脈沖施加於多條字線中的被選字線，並且將通過脈衝施加於多條 字線中的未被選擇的字線，執行將時間延遲施加於多條字線中的被選字線和將軟擦除脈沖施加於 非易失性存儲設備的基片中的至少一個操作，以及將校驗脈衝施加於多條字線中的被選字線，並且將讀脈衝施加於多條字 線中的未被選擇的字線。
23、 一種系統，包括 存儲器，包括存儲單元電晶體陣列，通過多條字線和多條位線連接，和 編程邏輯，執行至少一個單元編程循環， 其中，對於每個單元編程循環，該編程邏輯將編程脈衝施加於多條字線 中的被選字線，並且將通過脈衝施加於多條字線中的未被選擇的字線，執行 將時間延遲施加於多條字線中的被選字線和將軟擦除脈衝施加於非易失性 存儲設備的基片中的至少一個操作，以及將校驗脈沖施加於多條字線中的被 選字線，並且將讀脈衝施加於多條字線中的未被選擇的字線；以及 存儲器控制器，用於控制該存儲器。
24、 一種系統，包括 存儲器，包括存儲單元電晶體陣列，通過多條字線和多條位線連接，和 編程邏輯，執行至少一個單元編程循環，其中，對於每個單元編程循環，該編程邏輯將編程脈沖施加於多條字線 中的被選字線，並且將通過脈衝施加於多條字線中的未被選擇的字線，執行 將時間延遲施加於多條字線中的被選字線和將軟擦除脈衝施加於非易失性 存儲設備的基片中的至少一個操作，以及將校驗脈衝施加於多條字線中的被 選字線，並且將讀脈衝施加於多條字線中的未被選擇的字線；以及控制器，用於控制該存儲器；用戶接口，用於使能對存儲器的訪問；數據機，允許傳輸存儲器內的信息；電池，用於向存儲器提供電能；以及總線，用於連接存儲器、控制器、用戶接口、數據機和電池。
25、 一種具有電荷存儲層的非易失性存儲設備的擦除方法，包括 執行包括至少一個單元擦除循環的擦除循環，每個單元擦除循環包括， 將擦除脈衝施加於非易失性存儲設備的基片，執行將時間延遲施加於非易失性存儲設備的基片和將軟編程脈衝施加 於非易失性存儲設備中的至少一個4喿作，並且 將校-驗il永衝施加於字線。
26、 如權利要求25所述的方法，其中所述施加時間延遲和軟編程脈衝 中的至少一個發生在所述施加校驗脈衝之前。
27、 如權利要求26所述的方法，其中將時間延遲施加於非易失性存儲 設備的基片。
28、 如權利要求26所述的方法，其中將軟編程脈衝施加於非易失性存 儲設備。
29、 如權利要求26所述的方法，其中將時間延遲施加於非易失性存儲 設備的基片，並且將軟編程脈沖施加於非易失性存儲設備。
30、 如權利要求26所述的方法，該擦除循環包括， 一個單元擦除循環，包括，將該擦除脈衝施加於非易失性存儲設備的基片， 將該時間延遲施加於非易失性存儲設備的基片，以及 將該校驗脈衝施加於字線；和 另一個單元擦除循環，包括，將另 一個擦除脈衝施加於非易失性存儲設備的基片， 將軟編程脈衝施加於非易失性存儲設備，以及 將另 一個校驗脈衝施加於字線。
31、 如權利要求25所述的方法，其中所述施加校驗脈衝發生在所述施 加時間延遲和軟編程脈衝中的至少 一個之前。
32、 如權利要求31所述的方法，其中將該時間延遲施加於非易失性存 儲設備的基片。
33、 如權利要求31所述的方法，其中將該軟編程脈沖施加於非易失性 存儲設備。
34、 如權利要求31所述的方法，其中將該時間延遲施加於非易失性存儲設備的基片，並且將該軟編程脈衝施加於非易失性存儲設備。
35、 如權利要求31所述的方法，該至少一個單元擦除循環包括 一個單元擦除循環，包括，將該擦除脈沖施加於非易失性存儲設備的基片， 將該校驗脈衝施加於字線，以及 將該時間延遲施加於非易失性存儲設備的基片；和 另一個單元擦除循環，包括，將另一個擦除脈沖施加於非易失性存儲設備的基片， 將另一個校驗脈衝施加於字線，以及 將軟編程脈沖施加於非易失性存儲設備。
36、 如權利要求25所述的方法，其中該非易失性存儲設備是電荷阱快 快閃記憶體儲器，並且該電荷存儲層是電荷阱層。
37、 如權利要求25所述的方法，其中該時間延遲介於lus到900ms之間。
38、 如權利要求25所述的方法，其中該時間延遲和軟編程脈衝中的至 少一個重新分配或者重新組合該電荷存儲層內的電荷。
39、 如權利要求25所述的方法，其中該軟編程脈衝的電壓小於該擦除 脈衝的電壓。
40、 如權利要求25所述的方法，其中該'擦除脈衝是通過將正編程電壓 施加於非易失性存儲設備的基片產生的。
41、 如權利要求25所述的方法，其中該軟編程脈衝是通過將正編程電 壓施加於非易失性存儲設備的控制柵極產生的。
42、 如權利要求25所述的方法，其中該軟編程脈衝是通過將負編程電 壓施加於非易失性存儲設備的基片產生的。
43、 如權利要求25所述的方法，其中該擦除脈衝和軟編程脈衝具有相 同的極性。
44、 如權利要求25所述的方法，其中該^^除脈衝和軟編程脈衝具有不 同的極性。
45、 如權利要求25所述的方法，其中該非易失性存儲設備是NAND快 快閃記憶體儲器。
46、 如權利要求25所述的方法，其中該擦除脈衝、軟編程脈衝和校驗脈衝中的任何一個的幅度和持續時間中的至少 一個在單元編程循環內或跨 過單元編程循環時可以變化。
47、 一種非易失性存儲設備，包括一存儲單元電晶體陣列，通過多條字線和多條位線連接；以及 擦除邏輯，執行至少一個單元擦除循環，其中對於每個單元擦除循環， 該才寮除邏輯將擦除脈衝施加於非易失性存儲設備的基片，執行將時間延遲施加於非易失性存儲設備的基片和將軟編程脈沖施加 於非易失性存儲i殳備中的至少一個操作，以及 將校驗脈沖施加於多條字線。
48、 一種系統，包括 存儲器，包括存儲單元電晶體陣列，通過多條字線和多條位線連接；以及 擦除邏輯，執行至少一個單元擦除循環，其中對於每個單元擦除循 環，該擦除邏輯將擦除脈衝施加於非易失性存儲設備的基片，執行將時間延 遲施加於非易失性存儲設備的基片和將軟編程脈沖施加於非易失性存儲設 備中的至少一個操作，以及將校驗脈衝施加於多條字線；以及 存儲器控制器，用於控制該存儲器。
49、 一種系統，包括 存儲器，包括存儲單元電晶體陣列，通過多條字線和多條位線連接；以及 擦除邏輯，執行至少一個單元擦除循環，其中對於每個單元擦除循 環，該擦除邏輯將擦除脈衝施加於非易失性存儲設備的基片，執行將時間延 遲施加於非易失性存儲設備的基片和將軟編程脈衝施加於非易失性存儲設 備中的至少一個操作，以及將校驗脈衝施加於多條字線；以及 控制器，用於控制該存儲器； 用戶接口，用於使能對存儲器的訪問； 數據機，允許傳輸存儲器內的信息； 電池，用於向存儲器提供電能；以及總線，用於連接該存儲器、控制器、用戶接口、數據機和電池。
全文摘要
具有電荷存儲層的非易失性存儲設備的編程或擦除方法，包括執行至少一個單元編程或擦除循環，每個單元編程或擦除循環包括將作為正電壓或負電壓的編程脈衝、擦除脈衝、時間延遲、軟擦除脈衝、軟編程脈衝和/或校驗脈衝施加於非易失性存儲設備的一部分(例如，字線或基片)。
文檔編號G11C16/10GK101404182SQ20081017691
公開日2009年4月8日 申請日期2008年5月26日 優先權日2007年5月25日
發明者崔奇煥, 崔正達, 文承炫, 沈載星 申請人:三星電子株式會社