異步時分交換裝置和操作方法
2023-09-11 14:09:30
專利名稱：異步時分交換裝置和操作方法
技術領域：
本發明涉及異步時分交換裝置和該裝置的操作方法。
在寬頻帶電信網絡領域中，對交換系統已提出了一個要求，即能夠交換脈衝串或具有很多始發點到很多不同目的地的不同數據速率的確定的數字數據流。
在使用異步時分復用時，實現這種目的的一種方法已在世界廣泛應用，其中數據以信息組發送。這些信息組包含很多數據字節，如32位元組，一個典型的3或4位元組的報頭，以及檢驗字節，等等，上述報頭含有一個只有連接在那條線上才有的虛電路號碼。因此需要一個接線器，該接線器能夠把任何輸入線路上的這些數據信息組轉換到任何輸出線路上並指定一個新的虛電路號碼。
對於這個問題已經得到了幾個解決的辦法，但是都需要大量的RAM，或額外的硬體，它限制了最大的交換容量，該容量是在一個集成電路上可容納的。這個問題最近的解決辦法是由CNET公司研製的一種接線器。這種接線器不用自選路由的方法，因此為了翻譯每個接線器中的虛電路號碼，需要一個大的RAM。本發明僅在接線器結構的輸入端需要翻譯，上述接線器結構可以用一個或多個交換級，每個交換級使用一個或多個如本發明中描述的交換裝置，一個或多個「路由號」加到信息組的前面，它們一起限定通過接線器結構使用的路徑，「路由號」從接線器結構的輸出中取出。CNET的接線器使用輸入的反對角變換來產生數據的插入字節，送到數據RAM中。這就需要一個比本發明的RAM更快存取的RAM，在本發明中，寬的串行並行移位寄存器允許更多的時間用多路復用的方法進行RAM存取的插入。CNET接線器對每個輸入隊列使用分開的存儲單元，而用於排隊的共用存儲器可使RAM的容量減小，並且利用輸出而不是輸入排隊來消除單元被封鎖的可能性。在交換裝置中，可以有一個以上的輸入同時尋址同一個輸出，由於單個輸出每次只能發送一個信息組，所以在每個輸出端需要排隊。在輸入端和輸出端數目相等(在實際中大多數是這種情況)的交換裝置中，如果一個以上的輸入端同時尋址相同的輸出端，那麼在輸出端增加了排隊的長度，這一定是有其他的輸出端在那時沒有被尋址，它們的隊列一定較短。如果在該交換裝置的所有輸出隊列之間共用一個公共存儲器，由於存儲的容量可被分配給最需要的地方，所以存儲器的容量可以更有效地利用。其結果是，用一個共用存儲器，為取得由於存儲器溢出而產生的信息組丟失的相同概率，需要一個較小的總存儲器容量。可以看到，用一個以上的輸出端，對於相同的信息組丟失的概率，所需的總存儲器容量大約是一半。
共用存儲器的第二個優點是如果使用有較大量輸出端(例如等於輸入端的數目)的標準裝置，該裝置用於把很多輸入端集中為少量的輸出端，在分開輸出排隊的情況下，已指定給未用的輸出端的存儲器用共用存儲器的方法在已使用的輸出端使用該存儲器變為可能。
因此，本發明的目的是提供一個異步時分多路復用交換裝置，該交換裝置提供一個共用存儲器，由所有輸出排隊所共用，並且它能克服上述問題，而且利用矽技術，例如集成電路技術，有效地利用基片面積，可以實現該裝置。
排隊的最佳位置是在該裝置的輸出埠處，但是一個輸出隊列可以由該裝置的所有輸入埠同時尋址，因此輸入隊列的帶寬必須是輸入埠速率的N倍，N是輸入埠的數目。因為存儲器的存取周期時間相當長。為了在需要的時間內周期地存取所有的輸入埠，排隊存儲器必須用一個非常大的字長，這就意味著在每個輸入端有串行並行變換器和在每個輸出端有並行串行變換器。本發明使用存儲器字，該字是信息組長度的『K』分之一，這裡『K』是偶數。使用『K』段的相鄰的奇數和偶數對允許輸入和輸出埠的漂移緩衝(swingbuffering)，一個段在輸入端的串行並行變換器中保持靜止，而後面的段正被接收，類似地，一個段並行地裝入輸出端的並行串行變換器中，而它前面的段正被發送。典型『K』值是2或4，其選擇取決於存儲速度和該裝置的幾何結構。用這種方法提供了足夠的時間允許所有的輸入都進入共用排隊存儲器中。很高的裝置內部操作體現在拓撲結構中，該拓撲結構允許集成裝置的矽片面積非常有效的使用。
根據本發明提供一種異步時分多路復用交換裝置，該裝置包括一個串行並行變換器，用於以串行形式接收包括路由信息的輸入數據信息組，並把該數據信息組變換為並行形式，設置一個隨機存取存儲器，在這存儲器中，每個數據信息組在編址的位置被寫入存儲器中，而該地址寫入相應的先進先出的輸出隊列的尾部，在隊列開頭的地址被存取，而數據信息組從隨機存取存儲器讀入一個並行串行變換器中，這樣，數據信息組串行地傳送到一個需要的輸出端。
現在結合附圖描述本發明的一個實施例，其中『K』值是2。
圖1表示實施本發明的一種方法的方框圖，
圖2表示圖1中使用的輸入串行並行變換器和輸出並行串行變換器，圖3表示數據流程圖，圖4表示存儲器圖，圖5表示16×16共用排隊的異步時分多路復用接線器，以及圖6表示使用本發明的變換裝置的典型的接線器的結構。
參見圖1，示出了一個8個輸入端、8個輸出端的異步時分多路復用(ATD)接線器的核心部分，它以大約160Mb/s的數據速率工作，對於這種簡單的情況，它有一個分配給每個輸出隊列存儲器的專用部分。該系統主要由8個輸入端的152比特的串行並行變換器1，一個38Kb的RAM2和8個輸出的並行串行變換器3組成，RAM2執行與每個輸出線有關的16個信息組的先進先出(FIFO)隊列。一個排隊處理機4計算與每個輸出隊列有關的讀與寫地址，而一個寄存器堆(register file)5用來存儲讀與寫地址指針和排隊滿/空標記。一個定時/同步單元6產生ATD邏輯需要的定時信號。當該裝置接通電源時，信號PUR表示復位信號。串行並行變換器被表示為從埠LI。至LI7以160Mb/s的速率接收數據輸入比特T0至T151。串行並行變換器1由一個「走步1」序列發生器7和一個地址計數器11控制。類似地，並行串行變換器3也由一個「走步1」序列發生器8和一個地址計數器12控制。為了定時，該計數器產生一個3比特編碼的數據信號。該數據表示通過輸出線LO0到LO7以160Mb/s的數據速率離開並行串行變換器3。
信息組的前半部分的第1比特留作同步比特。第2比特和第3比特用來指示在該輸入端的當前時隙是否正在傳送信息組，或者沒有使用，編碼00用來表示未使用狀態，並將在輸入地址寄存器10中置一個標記，它將導致其後試圖寫入輸出隊列被異常終止。緊跟第3比特後面的各比特具有路由號，分配在路由欄位裡的這部分信息組是隨機地提供的，只要該部分信息不溢出到該信息組的後半部分中。由該裝置使用的路由號的位置是在由外部提供的時鐘時隙脈衝結束前的比特上。前半部分信息組傳送給輸入地址寄存器10的4個比特中，這些比特作為一個移位寄存器與一個時鐘連接，在時隙時鐘脈衝出現時，時鐘被起動;因此，在接收信息組的後半部分期間，這4個寄存器比特將保持在時隙時鐘脈衝結束前接收的最後4比特。
排隊處理機4由一個「走步1」序列發生器9控制，而序列改造發生器又由定時同步單元6控制。串行並行變換器1還提取輸入地址寄存器的信息，該信息是發送給輸入地址寄存器10的。寄存器10由計算器11控制，地址信息被送到排隊處理機4。排隊處理機利用空標記來異常終止寫入RAM2。
對於容量為304比特的ATD信息組來說，所有的輸入必須與載體(bearer)上的304比特的時隙同步，並且能夠交換任何數目的輸出線路。如果特定的輸出隊列是滿的，則發送到這個隊列的輸入ATD單元被排出。在隊列空的情況下，如圖2所示，在該單元內的輸出D(診斷)和佔用/空閒比特(B/F)都置0，而在除了比特0以外的所有的其他位置上包含未定義的數據。比特0標為S，是帶有一個時隙同步信號的同步比特，為了定時，該時隙同步信號作為本地參考信號。
信息組長度選擇304比特，組成如下32位元組的數據，3位元組的報頭和包括S，D與B/F比特的該接線器結構內部的3位元組報頭，以及15位元組的路由地址。
每個輸入數據的304比特ATD單元必須存儲在編址的輸出FIFO隊列中。該接線器有100ns的內部循環周期，這個循環周期是一個存儲器進行讀操作而一個存儲器進行寫操作可用的時間。圖1中以1表示的輸入串行並行變換器1在圖2中更詳細地表示出來了。同樣，並行串行變換器3在圖2中也更詳細地表示出來了。圖2中所示的串行並行變換器3包括在每個輸入端有兩個152比特的鎖存器(A和B)和一個所有輸入端共用的152比特「走步1」序列發生器15，使用一個「走步1」序列發生器和多個鎖存器減少了CMOS執行過程中的功率消耗，高數據速率工作的移位寄存器消耗的功率至少減少一個數量級。
在輸入ATD單元前半周期期間，數據是存儲在A寄存器中的，輸入的比特0存儲在鎖存器的比特位置0中，而輸入的比特151存儲在鎖存器的比特位置151中。「走步1」序列發生器15周期地選擇每個鎖存器，依次地存儲輸入的數據，因此只有幾個電晶體改變狀態，因此在每個時鐘周期消耗功率。當A寄存器存滿時，在B寄存器中的數據是靜止的，並且該數據可被寫入RAM中，用於由識別路由號所規定的輸出。當A寄存器存滿時，輸入的數據轉換到B寄存器中，而且B寄存器由該ATD單元數據的後半部分順序地填充。在這個期間，A寄存器是靜止的並可被寫入該RAM中。類似地，圖1中所示的並行串行變換器3的操作和圖2中所示的寄存器A′和寄存器B′的操作類似於上述對寄存器A和B的描述。
每個輸入，例如LI0是經標準的邏輯電路13傳送的，該邏輯電路把數據直接傳送給串行並行變換器A、B適當的半個部分。利用門電路14，如該門電路14由「走步1」序列發生器15依次控制，則該數據被選通進入串行並行變換器A、B的各自的比特位置。
各個並行串行變換器A′、B′的輸出經過一個2至1多路復用器電路16傳送，再經過一個觸發器17和倒相器18傳送給輸出緩衝器19。輸出緩衝器19在LO0線上輸出數據。
圖3示出了經過ATD接線器的數據流程圖。圖中可以看到，在輸入數據單元出現在該裝置的輸出端之前，有304個時鐘周期的最小時延，也就是一個ATD單元周期的最小等待時間。輸出數據與輸入數據同步，使得一個ATD基片的輸出可以供給矩陣中的另一個ATD基片的輸入。輸入時隙時鐘的負邊緣用來取出相應的3比特地址路由信息，該信息與交換矩陣的5個可能的行列的每一行列有關。但是可用另一個方法來識別這些路由比特，如該接線器行列位置的二進位碼硬接線，它可被解碼為所需要的比特位置。
在半個單元周期內(152比特長)，有950ns的時間來把8條輸入線(A或B寄存器數據)寫入RAM中，而且還向輸出的8條線讀出它們各自的數據。圖4示出了256字×152比特的存儲器圖。示出了以縱列20表示256字的升序地址。每個地址由一個隊列21來表示，隊列21包括16個位置。每個位置代表了表示串行並行變換器A、B的A和B部分的2×152比特，如方框22所示。
在存儲器中用一個讀指針和一個寫指針來執行FIFO排隊。考慮如方框21所示的16個位置的隊列，數據從隊頭被取出(在讀指針地址)，而且數據被加到隊尾(在寫指針地址)。讀和寫地址可以取數值0至15，並且在溢出時它們轉回。
當數據寫入隊列時，它被寫在由寫地址指針提供的地址上。寫地址指針被增值，而且這個地址與寫地址比較，如果相等，這時隊列是滿的。在隊列滿的條件下，設置一個滿標記(FULL)。試圖向一個滿的隊列寫入將被異常終止，而該信息組丟失了。對該隊列的讀操作復位了該隊列的空標記。
上述操作的順序把16單元的RAM變成為一個先進先出的16單元信息組的隊列。ATD裝置的排隊處理機進行八個隊列需要的操作，每個隊列有16個單元。該裝置可以兩種方式中的一種方式工作。第一種方式由排隊處理機4從輸入地址寄存器10中接收3比特地址，並可尋址八個輸出中的一個輸出。第二種方式由排隊處理機4接收4比特地址。如果輸入是LI0至LI3，那麼該地址的前2比特用來尋址輸出LO0至LO3。如果輸入是LI4至LI7，則地址的後2比特用來尋址輸出LO4至LO7。在第二種方式中，該裝置可以用來向兩個分開的4×4接線器的每個接線器提供分開的2比特路由號。
上面敘述的是本發明的一個實施例，本領域的技術人員可以很容易懂得可設想的替代的實施例。輸入可以包含時鐘和將被提取的數據信息，比特和基片的時隙定位。這樣的電路示於圖5中的方框23中。在連接表結構中的輸出隊列之間共用的RAM，也能進一步減小RAM的容量，如圖5所示。為了實現這個目的，在每個RAM位置加上一個額外的指針24，它指向包含在相同輸出隊列中的單元的下一個位置。為了避免加倍存取RAM的數目，額外的指針可保存在單獨的RAM中，由於時間限制，加倍存取RAM是不可能的。
在這個實施例中，寫入寫指針中的地址值是從空閒存儲器位置的連接表表頭取出的。如果這個表是空的，隊列的FULL標記僅僅被置位，也就是在存儲器的任何位置上有空位置。當信息組從任一輸出隊列被讀出時，隊列的FULL標記將被復位。
當信息組從一個輸出隊列讀出時，與該存儲單元有關的連接指針被讀入讀指針中，以指示在同一隊列中的下一個信息組的地址。同時，剛讀出的空單元地址被加到空存儲位置的連接表的尾部。
由於指針值中的一個錯誤將引起該裝置的大問題，為進行錯誤檢查和校正應加入額外的比特。由所包含的計數器可以進行另一個檢查，該計數器含有在每個隊列中的信息組的數目，空位置數，因此邏輯電路能夠確認所有這些計數器的總數是正確的，否則，數據一定丟失了，而且RAM被重新初始化。這樣的邏輯電路以及與頭和尾指針結合在一起的計數器示於方框25中。
如圖5所示，兩倍輸入端的措施將加倍隊列的輸入帶寬。使用兩個RAM，一個保存前半部分信息組(A欄位)，另一個保存後半部分信息組(B欄位)，用於減少由數據RAM所需的存取時間。當A欄位從所有的16個輸入端寫入A-RAM中時，從所有的16個輸出隊列的頭部來的B欄位將從B-RAM中讀出。類似地，在下半個信息組期間，B欄位被寫入B-RAM中，而A欄位從A-RAM中讀出。另一方面，如果存儲器存儲時間沒有限制，上述技術可以用來把輸入串行並行變換器和輸出並行串行變換器的長度二等分;在這種情況下，信息組將存儲在一個存儲單元中，該存儲單元包括在兩個RAM中的每個RAM的兩部分的半長度的字。
在圖6中所示的接線器結構是一個例子，利用上述交換裝置可以得到很多替代的結構，這是可理解的。
這個結構在多個輸入接口電路26上接收140Mb/s的多路復用信息，它的功能是翻譯標號和加上路由號。該信息通過一個交換中心發送到多個輸出接口電路28中的一個接口電路上，交換中心包括多個交換裝置27，在信息接入一條輸出線以前，接口電路28刪去路由號。
圖6也表示一個典型的ATD單元，它包括信息的32個八位位組，個八位位組用於標號和循環冗餘檢驗碼。這3個八位位組識別虛電路。
路由號是接線器內的內務操作的一部分，並且B/F比特用來識別該時隙是否被一個單元佔用或空閒。
權利要求
1.一種異步時分多路復用交換裝置，包括一個串行並行變換器，用於以串行形式接收包括路由信息的輸入數據信息組和把該數據信息組變換為並行形式；設置一個隨機存取存儲器，在該存儲器中，每個數據信息組在一個編址的位置被寫入該存儲器中，該地址寫入各自的先進先出輸出隊列的尾部，而存取在該隊列頭部的地址，該數據信息組從隨機存取存儲器讀入一個並行串行變換器中，並且該數據信息組串行地傳送到需要的輸出端。
2.根據權利要求1所述的裝置，其特徵在於每個數據信息組被分成『K』段，『K』是一個偶數，而且連續的奇數和偶數段被讀入各自的半個串行並行變換器中。
3.根據權利要求2所述的裝置，其特徵在於該串行並行變換器由一個「走步1」序列發生器單元控制。
4.根據權利要求2或3所述的裝置，其特徵在於從隨機存取存儲器中輸出的每個數據信息組被分成『K』段K』是一個偶數，而連續的奇數和偶數段被讀入各自的半個並行串行變換器中。
5.根據權利要求4所述的裝置，其特徵在於該並行串行變換器由一個「走步1」序列發生器單元控制。
6.根據權利要求4或5所述的裝置，其特徵在於該隨機存取存儲器被分成兩等分，每半個用於獨立地存取和用於存儲每個信息組各自的奇數的偶數段。
7.根據權利要求4或5所述的裝置，其特徵在於該隨機存取存儲器被分成『K』部分，每部分獨立地存取並用來存儲每個信息組各自的『K』段。
8.根據上述任何一個權利要求所述的裝置，其特徵在於輸出隊列動態地共用一個存儲器的容量。
9.根據上述任何一個權利要求所述的裝置，其特徵在於多個所述裝置連接起來形成一個交換結構的交換中心，通過該交換中心，信息利用路由號發送，該交換結構包括連接交換中心的輸入和輸出接口電路，上述輸入接口電路把路由號加到信息中，而輸出接口電路在信息接入輸出線路之前把路由號取出。
10.根據上述任何一個權利要求所述的裝置，其特徵在於該裝置包括在一個集成矽片中。
11.一種異步時分多路復用交換裝置的操作方法，其特徵在於一個串行並行變換器以串行形式接收包括路由信息的輸入數據信息組，並把數據信息組變換為並行形式，把每個數據信息組寫入隨機存取存儲器的一個編址位置上，該地址從該存儲器的空位置的地址的先進先出隊列中取出，提供了一個或多個分開的地址隊列，用於按到達的順序列表，該輸入信息組的地址位置編址到輸出端，上述每個地址隊列都與交換裝置的一個輸出端有關，並且當一個地址進入隊列的隊頭時，這個地址被存取，而數據信息組從隨機存取存儲器讀入並行串行變換器中，該數據信息組串行地傳送一個需要的輸出端。
全文摘要
一種異步時分多路復用交換裝置，包括一個串行並行變換器，用來以串行形式接收輸入數據信息組，該數據信息組包括路由信息，並將數據信息組變換為並行形式。設置一個隨機存取存儲器，在該存儲器中，每個數據信息組在一個編址的位置進入存儲器，並且該地址進入各自的先進先出輸出隊列的尾部。該隊列的隊頭地址被存取，並把該數據信息組從隨機存取存儲器讀入一個並行串行變換器中，這數據信息組串行地傳送到有關的輸出端。
文檔編號H04L12/56GK1044745SQ8910837
公開日1990年8月15日 申請日期1989年10月6日 優先權日1988年10月6日
發明者安德魯·基思·喬伊, 麥可·戴維·賈格爾, 安德魯·詹姆斯·皮克林, 雷蒙·愛德華·奧克利, 約翰·斯潘塞·阿諾德 申請人:普列斯海外有限公司, Gec-普列斯長途電訊有限公司