修整硬掩模層的方法、形成電晶體柵極的方法和堆疊結構的製作方法

2023-09-11 06:02:50

專利名稱：修整硬掩模層的方法、形成電晶體柵極的方法和堆疊結構的製作方法
修整硬掩模層的方法、形成電晶體柵極的方法和堆疊結構 4支術領i或本發明涉及一種修整硬掩模層的方法，尤其涉及一種可利用三層光致 抗蝕劑層來改善硬掩模層修整情況，以形成金屬氧化物半導體電晶體的柵 極的方法。
背景技術：
隨著半導體製造技術越來越精密，集成電路也發生重大的變革，使得 計算機的運算性能和存儲容量突飛猛進，並帶動周邊產業迅速發展。而半導體產業也如同摩爾定律所預測的，以每18個月增加一倍電晶體數目在集 成電路上的速度發展著，同時半導體工藝也已經從1999年的0.18微米、2001 年的0.13微米、2003年的90納米(nm)(0.9微米)，進入到2005年65納米 (0.065微米工藝)並朝向45納米邁進。在製作金屬氧4匕物半導體電晶體(metal oxide semiconductor transistor. MOStransistor)的過程中，形成具有導電性質的柵極(gate)為一重要步驟。為 了滿足半導體產業微小化的需求，現行柵極下方的溝道長度(channel length) 必須達到45納米(nm)的標準。而要達到形成45納米的溝道長度的需求，制 作柵極的曝光工藝就必須能夠將臨界尺寸(critical dimension, CD)控制得宜。 這樣才能控制導電層(如多晶矽層)進行蝕刻工藝後所得到的線寬。又由於 現行的黃光機臺技術，無法曝光出理想的臨界尺寸，所以，在某些先前技 術中，會利用光致抗蝕劑修整(trimming)的方式來達到縮小柵極線寬的目的-但是，目前用於柵極曝光工藝的光致抗蝕劑層多為193納米(nm)光致抗蝕劑 層，193納米光致抗蝕劑層本身的抗蝕刻性就不及365納米光致抗蝕劑層， 這是由於193納米光致抗蝕劑層是利用丙烯酸基和環烯基等高分子物質所 構成，不似365納米光致抗蝕劑層是由芳香基所構成，所以193納米光致 抗蝕劑層的抗蝕刻性較低。再者，當縮減曝光波長時，193納米光致抗蝕劑 層的厚度也必須要減少。在低抗蝕刻性以及厚度較薄雙成因素的影響下， 193納米光致抗蝕劑層在進行光致抗蝕劑修整工藝時，其可修整的量可能只有10納米或者更少，無法達到30納來以上的大賴j套修整需求。為克服上述光致抗蝕劑修整的問題，現行技術是轉變成將光致抗蝕劑 層的光致抗蝕劑圖案轉移至位於光致抗蝕劑層之下的硬掩模層中。當硬掩 模層被圖案化之後，即可針對硬掩模層進行一修整工藝，來達到縮小柵極 線寬的目的。另外，硬掩模層和利用來形成柵極層的導電層之間必須具有高度的蝕刻選擇比(selectivity)，所以，經過修整工藝的硬掩模層可作為蝕刻 轉移步驟的模板(template),以定義出柵極層的線寬。請參考圖1至圖3。圖1至圖3為先前技術中修整硬掩模層的工藝示意 圖。請參考圖1，基底100內具有數個淺溝隔離102,在基底100上方依序 形成一介電層104、 一導電層106、 一氧化材質構成的硬掩模層108。接著， 在硬掩模層108上方利用旋轉塗布的方法依序形成一抗反射底層110和一 成像層112。其中抗反射底層110和成像層112構成雙層光致抗蝕劑層114， 使用雙層光致抗蝕劑層114取代單層(single-layer)光致抗蝕劑層的優點為 提高光刻的解析度(resolution )。就現行技術來說，通常抗反射底層110為 365納米(nm)光致抗蝕劑層，而成像層112則可為193納米(nm)光致抗蝕劑 層。另外，成像層112利用旋轉塗布(spin coat)的方法所形成，這樣可以改 善成像層厚薄不均的問題。再者，雙層光致抗蝕劑層114所需的成像層112 的厚度較薄，而較薄的成像層112可以改善光刻工藝中的焦距容忍度(focus latitude),並能有效的控制其臨界尺寸(critical dimension, CD ),所以現行 技術常應用雙層光致抗蝕劑層114來進行光刻工藝。請參考圖2,進行一光刻工藝(photolithographic process),以圖案化成像 層112。接著，利用圖案化後的成像層112作為蝕刻掩模，進行一蝕刻工藝， 以圖案化抗反射底層110。由於，成像層112為193納米光致抗蝕劑層，由 丙蜂酸基和環烯基等高分子物質所構成，其不似由芳香基構成的365納米 (nm)光致抗蝕劑層能抵抗蝕刻，所以，在圖案化抗反射底層110的工藝中， 成像層112會減損掉一些厚度。當抗反射底層110圖案化完成後，可選擇性 的直接去除其上的圖案化後的成像層112。然後，再進行一蝕刻工藝，以圖 案化硬掩模層108,形成所需開口 200的圖案。請參考圖3,進行一修整工藝，此修整工藝為一等離子體蝕刻(pjasma etching)工藝，其利用四氟化碳(CF4)、三氟曱烷(CHF3)作為蝕刻氣體，且四 氟化碳/三氟甲烷(CF4/CHF3)的比率為80/15，以利用此修整工藝使得開口200的寬度變大，硬掩模層108的寬度減小，來達到修整工藝的目的。但是，由於抗反射底層110被四氟化碳和三氟曱烷蝕刻的速度會比硬掩模層108快，所以這種方式常導致硬掩模層108在靠近抗反射底層110 的部分被蝕刻的程度大於靠近導電層106的部分，硬掩模層108因此變成 扭曲的圖案。因此在硬掩模層108已經變形的情況之下，再利用其作為蝕 刻導電層106以形成柵極的蝕刻掩模，其製作出的柵極結構亦不佳。更重 要的是，抗反射底層110在修整工藝以及後續蝕刻導電層的工藝中，都容 易發生光致抗蝕劑線倒塌(line collapse)的情況，這會嚴重破壞整個工藝流程 和結果。因此，研發出一種良好的修整硬掩模層的方法，以形成具有理想柵極 長度的金屬氧化物半導體電晶體的柵極，為相關領域的重要課題。發明內容本發明提供一種修整硬掩模層的方法，其利用三層光致抗蝕劑層來改 善硬掩模層的修整情況，以形成金屬氧化物半導體電晶體的柵極的方法， 本發明可利用來解決上述問題。本發明的一優選實施例提供一種修整硬掩模層的方法，包括提供一基 底、 一硬掩模層位於基底上。形成一三層堆疊層，其包括有一頂層光致抗 蝕劑、 一含矽層以及一底層光致抗蝕劑於硬掩模層上方。首先，圖案化頂 層光致抗蝕劑，再以圖案化後的頂層光致抗蝕劑作為蝕刻掩模，對含矽層 進行蝕刻工藝，以圖案化含矽層並形成一第一開口，開口的底部具有一第 一寬度。然後，去除頂層光致抗蝕劑，以圖案化後的含矽層作為蝕刻掩模， 對底層光致抗蝕劑進行蝕刻工藝，以圖案化後的底層光致抗蝕劑作為蝕刻 掩模。然後，對硬掩模層進行蝕刻工藝，形成一第二開口具有第一寬度， 以及進行一修整工藝，使第二開口具有一第二寬度，且第二寬度大於第一 寬度。本發明的另一優選實施例提供一種形成金屬氧化物半導體電晶體的柵 極的方法，包括提供一基底，其內部具有多個淺溝隔離，依序形成一介電 層、 一導電層、 一硬掩模層於基底上，形成一三層堆疊層，其包括有一頂 層光致抗蝕劑、 一含矽層以及一底層光致抗蝕劑於硬掩模層上方。首先， 圖案化頂層光致抗蝕劑，以圖案化後的頂層光致抗蝕劑作為蝕刻掩模，對含矽層進4於蝕刻工藝，圖案化含石圭層並形成一第一開口 ，開口的底部具有 一第一寬度。之後，去除頂層光致抗蝕劑。以圖案化後的含矽層作為蝕刻 掩模，對底層光致抗蝕劑進行蝕刻工藝，以圖案化後的底層光致抗蝕劑作 為蝕刻掩模。然後，對硬掩模層進行蝕刻工藝，形成一第二開口具有第一 寬度，進行一修整工藝，使第二開口具有一第二寬度，且第二寬度大於第 一寬度。最後，利用具有第二開口的硬掩模層作為蝕刻掩模，對導電層進行蝕刻工藝，以形成4冊極。本發明的另一優選實施例提供一種形成金屬氧化物半導體電晶體的柵 極的堆疊結構，包括一基底，其內部具有多個淺溝隔離， 一介電層、 一導 電層、 一硬掩模層依序位於基底上，形成一三層堆疊層，其包括有一頂層 光致抗蝕劑、 一含矽光致抗蝕劑層、 一抗反射底層位於硬掩模層上方，其中含矽光致抗蝕劑層包括有10-30%的矽含量，且硬掩模層和導電層之間具 有高度蝕刻選擇比。由於本發明利用三層堆疊結構的光致抗蝕劑層進行光刻工藝，所以曝 光工藝所能達到的臨界尺寸較佳。另外，於進行抗反射底層圖案化蝕刻工 藝時，含矽光致抗蝕劑層會全部被去除，所以，含矽光致抗蝕劑層不會影 響到後續圖案化硬掩模層的工藝。再者，由於本發明利用三層堆疊結構的 光致抗蝕劑層進行光刻工藝，所以所需的抗反射底層厚度已經較先前技術 減小，再加上利用圖案化抗反射底層作蝕刻掩模，以圖案化硬掩模層時， 抗反射底層的厚度又耗損許多，所以在進行後續修整工藝，或者是將導電 層蝕刻成為柵極時，抗反射底層都不會發生光致抗蝕劑線倒塌的情況。因 此，本發明為一種良好的修整硬掩模層的方法，可形成具有理想柵極長度 的金屬氧化物半導體電晶體的柵極。


圖1至圖3為先前技術中修整硬掩模層的工藝示意圖；圖4至圖IO為本發明形成金屬氧化物半導體電晶體的柵極的工藝示意主要元件符號說明 100、 400 基底 102、 401 淺溝隔離104、402 介電層106、404 導電層108、406 硬掩模層110抗反射底層112成像層114雙層光致抗蝕劑層408抗反射底層410含矽光致抗蝕劑層412193納米光致抗蝕劑層414三層堆疊層502、702 開口Wl寬度902柵極904柵極介電層卯6輕摻雜漏極908間隙壁910源極/漏極912金屬氧化物半導體電晶體具體實施方式
請參考圖4至圖10。圖4至圖10為本發明形成金屬氧化物半導體晶體 管的柵極的工藝示意圖。請參考圖4,提供一基底400, —般為單晶矽材質， 亦可為矽覆絕緣(silicon on insulation, SOI)，或者其他可用於此技術中的半導 體材料，如應變矽(strained silicon)、應變絕緣層上覆矽(strained silicon-on-insulator)、 娃錯(silicon-germanium)、 應哭珪錯(strained silicon-germanium)、糹色糹彖層上《隻石圭4者(silicon-germanium on insulator)、,者 (germanium)、 應哭專者(strained germanium)、糹色糹彖層上《隻4者(germanium on insulator, GeOI)、 應哭糹色緣層上覆錯(strained germanium on insulator)、 應變 半導體(strained semiconductor^化合物半導體(compound semiconductor)、化 合物半導體(compound semiconductor)與多層半導體(multi-layers semiconductor)來替代。基底400中包括有數個由二氧化矽(Si2)或低k介電材料等介電材料所構成的淺溝隔離(shallow trench isolation, STI)401或場氧化層(Field Oxide)等 的絕緣結構。接著於基底400上方依序形成一介電層402和一導電層404， 一般而言，介電層402可藉由氧化方法、化學氣相沉積法(chemical vapor deposition， CVD)或者等離子體增強式化學氣相沉積法(plasma enhanced chemical vapor deposition , PECVD)等工藝技術，其材質可為氣化物(Oxide)、 氮氧化物(Oxy-Nitride)、含氮原子的介電質、含氮原子的介電質與其組合物 及多層結構。在此實施例中，介電層402為一氧化矽層以熱氧化的方式形 成在基底400上方。而導電層404亦可由化學氣相沉積法或者等離子體增 強式化學氣相沉積法等工藝技術沉積而成，在此實施例中其為一多晶矽材 質所構成。形成導電層404之後，再形成一硬掩模層406在導電層404上方，在 此實施例中硬掩模層406為一氧化層。然就一般情況來說，硬掩模層406 的材質亦可為氮氧化矽(SiON)、氮化矽(SixNy)、 二氧化矽(Si02),或四乙氧 基矽烷(TEOS)等其中之一或者其組合。在此請特別注意，硬掩模層406和 利用來形成柵極的導電層404之間需具有高度的蝕刻選擇比。然後，在硬掩模層406上方形成一多層堆疊結構層，例如一三層堆疊 層414,且其由上而下可依序包括有一 193納米光致抗蝕劑層412作為光致 抗蝕劑頂層、 一含矽光致抗蝕劑層410作為含矽層以及一抗反射底層(bottom anti-reflective coating, BARC)408作為光致抗蝕劑底層設置在硬掩模層406 上方。其中，在此實施例中抗反射底層408為365納米(I-Hne)光致抗蝕劑層， 而含矽光致抗蝕劑層410具有10-30%以上的矽成分。值得注意的是，三層 堆疊層414中所需的193納米光致抗蝕劑層412、抗反射底層408的厚度都 較薄，而較薄的193納米光致抗蝕劑層412可以改善光刻工藝中的焦距容 忍度，並有效的控制其臨界尺寸，此外，較薄的193納米光致抗蝕劑層412 可以避免發生光致抗蝕劑線倒塌的情況。待三層堆疊層414形成於該導電層404上方之後，即進行一光刻工藝 (photolithographic process),以圖案化193納米光致抗蝕劑層412，如圖4所 示。請參考圖5，利用圖案化的193nm光致抗蝕劑層412作蝕刻掩模，進 行一乾式顯影或者蝕刻工藝，在此實施例中是採用蝕刻工藝以圖案化含矽光致抗蝕劑層410。因為含矽光致抗性劑層410具有10-30%以上的矽成分，所以，蝕刻後所形成的圖案化含矽光致抗蝕劑層410,其具有開口 502，且 開口 502的側邊具有斜角(taper)504,換句話i兌，開口 502的底部寬度Wl 較頂口處的寬度小。在此請特別注意，開口 502的底部並未露出抗反射底 層408,也就是說，利用圖案化後的193nm光致抗蝕劑層412作為蝕刻掩 模以圖案化含矽光致抗蝕劑層410的工藝，並未蝕刻穿整個含矽光致抗蝕 劑層410，這樣作可以保護抗反射底層408結構的完整性。之後，去除殘餘 的193nm光致抗蝕劑層412。請參考圖6,接著，以圖案化後的含矽光致抗蝕劑層410作為蝕刻掩模， 蝕刻含矽光致抗蝕劑層410直到曝露出抗反射底層408為止。此階段的蝕 刻工藝，會使得含矽光致抗蝕劑層410的厚度整體性的減少，而且此階段 蝕刻工藝所蝕刻出的寬度為以開口 202底部的寬度W,為準。之後，糹I糹賣利 用被蝕刻穿的含矽光致抗蝕劑層410作為掩模，針對抗反射底層408進行 蝕刻，直到曝露出硬掩模層406為止，以圖案化抗反射底層408。為使圖案 化抗反射底層408所進行的蝕刻工藝對殘餘的含矽光致抗蝕劑層410會有 一定厚度的減損，一^:來說，含矽光致抗蝕劑層410會全部被耗損完，而 沒有任何殘留。此外，假若含矽光致抗蝕劑層410在此階段還沒有全部耗 損完，也可以再藉由一蝕刻工藝或清洗工藝將其去除。由於此階段含矽光 致抗蝕劑層410已經全部因為蝕刻工藝去除，或者利用額外的蝕刻工藝去 除，所以不會有任何殘餘的含矽光致抗蝕劑層410影響到後續的蝕刻工藝 進行。請參考圖7，接著，利用圖案化後的圖案化抗反射底層408作為蝕刻掩 模，對硬掩模層406進行一蝕刻工藝，以圖案化硬掩模層406,形成所需開 口 702的圖案，且開口 702的寬度依舊是W"另外，由於圖案化硬掩模層 406是由圖案化抗反射底層408當作蝕刻掩模所定義出來的，所以抗反射底 層408的厚度在此蝕刻工藝中亦有所耗損。請參考圖8，導電層404上方具有圖案化後的硬掩模層406和抗反射底 層408，兩個圖案化後的硬掩模層406和抗反射底層408堆疊結構之間具有 開口 702,而且開口 702的寬度為W,。然後再進行一修整工藝，又稱為修 整蝕刻工藝(trim down etching process),此f務整工藝可為 一等離子體蝕刻 (plasma etching)工藝，例如利用四氟化碳(CF4)、三氟曱烷(CHF3)作為蝕刻氣體，且四氟化碳/三氟曱烷(CF4/CHF3)的比率為50/45。此階段針對抗反射底 層408、硬掩模層406所進行修整工藝，而利用圖案化後的硬掩模層406和 抗反射底層408 —起進行修整工藝的主要目的是，硬掩模層406和抗反射 底層408 —起進行修整工藝所得到成效會比硬掩模層406單獨進行修整工 藝的縮短線寬邊緣(lineedgeshortage)效果好。待修整工藝完成之後，兩個圖 案化的硬掩模層406和抗反射底層408堆疊結構之間具有開口 702的寬度 從W,變大，進而成為W2。又因為圖案化硬掩模層406所進行的蝕刻工藝， 已經讓抗反射底層408的厚度更小，所以進行修整階段時，抗反射底層408 也不會發生光致抗蝕劑線倒塌的情況。請參考圖9,由於硬掩模層406和導電層404之間必須具有高度的蝕刻 選擇比(selectivity)，所以，接著利用整修工藝後的抗反射底層408和硬掩模 層406作為蝕刻轉移步驟的模板(template)，以於導電層404中定義並蝕刻 出柵極902的圖案。之後，對介電層402進行一蝕刻工藝，以形成柵極介 電層卯4。然後，去除抗反射底層408和硬掩模層406。請參考圖10，接著，進行一離子注入工藝(ion implantation),以於柵極 902、柵極介電層卯4的兩側的基底400中，形成輕摻雜漏極(lightly doped drain, LDD) 906。之後，沉積一介電層(未顯示)覆蓋在基底400和柵極902 之上，並進行一回蝕刻工藝，以形成間隙壁908圍繞在柵極902、柵極介電 層904周圍。然後，以柵極902與間隙壁908作為離子注\工藝的掩模， 進行一離子注入工藝，以於柵極902、柵極介電層904、間隙壁908的兩側 的基底400中，注入出源極/漏極(source/drain)910,形成金屬氧化物半導體 電晶體912，後續可再視產品需求及功能性考量，選擇性進行自行對準矽化 (self-aligned silicide，. salicide)工藝或形成具有特定應力狀態的接觸洞蝕刻停 止層(contact etch stop layer, CESL )以製作一應變矽溝道金屬氧化物半導體 電晶體，並再沉積層間介電層(interlayer dielectric, ILD)及依序形成預計的金 屬內連線(metal interconnect),以完成一效能優良的半導體元件。由於本發明是利用三層堆疊結構的光致抗蝕劑層進行光刻工藝，所以 曝光工藝所能達到的臨界尺寸較佳。另外，於進行抗反射底層圖案化蝕刻 工藝時，含矽光致抗蝕劑層會全部被去除，所以含矽光致抗蝕劑層不會影 響到後續圖案化硬掩模層的工藝。再者，由於本發明是利用三層堆疊結構 的光致抗蝕劑層進行光刻工藝，所以所需的抗反射底層厚度已經較先前技術減小，再加上利用圖案化抗反射底層作蝕刻掩模以圖案化硬掩模層時， 抗反射底層的厚度又耗損許多，所以在進行後續修整工藝，或者是將導電 層蝕刻成為柵極時，抗反射底層都不會發生光致抗蝕劑線倒塌的情況。因 此，本發明為一種良好的修整硬掩模層的方法，可形成具有理想柵極長度 的金屬氧化物半導體電晶體的柵極。以上所述僅為本發明的優選實施例，凡依本發明權利要求所做的均等 變化與修飾，皆應屬本發明的涵蓋範圍。
權利要求
1. 一種修整硬掩模層的方法，包括提供基底、硬掩模層位於該基底上；形成多層堆疊層，其至少包括有頂層光致抗蝕劑、含矽層以及底層光致抗蝕劑於該硬掩模層上方；圖案化該頂層光致抗蝕劑；以該圖案化後的該頂層光致抗蝕劑作為蝕刻掩模，對該含矽層進行蝕刻工藝，以圖案化該含矽層並形成第一開口，且該開口的底部具有第一寬度；去除該頂層光致抗蝕劑；以該圖案化後的該含矽層作為蝕刻掩模，依序對該底層光致抗蝕劑進行蝕刻工藝；以該圖案化後的該底層光致抗蝕劑作為蝕刻掩模，依序對該硬掩模層進行蝕刻工藝，形成第二開口具有該第一寬度；以及對該硬掩模層進行修整工藝，使該第二開口具有第二寬度，且該第二寬度大於該第一寬度。
2. 如權利要求1所述的方法，其中該基底包括有單晶矽材質、矽覆絕緣。
3. 如權利要求1所述的方法，其中該頂層光致抗蝕劑包括193納米光 致抗蝕劑層，該含矽層包括含矽光致抗蝕劑層，而該底層光致抗蝕劑包括 抗反射底層。
4. 如權利要求3所述的方法，其中該含矽光致抗蝕劑層其含矽比例為 10-30%。
5. 如權利要求3所述的方法，其中該抗反射底層包括有365納米光致 抗蝕劑層。
6. 如權利要求1所述的方法，其中該第一開口的側壁具有斜角且該第 一開口頂口處的寬度比底部的第 一寬度大。
7. 如權利要求1所述的方法，其中該第一開口後並未曝露出該底層光 致抗蝕劑。
8. 如權利要求7所述的方法，其中形成該第一開口後，又包括於具有該第一開口的該含矽層進行蝕刻工藝的步驟，直到曝露出該底層光致抗蝕劑。
9. 如權利要求1所述的方法，其中該修整工藝利用四氟化碳、三氟甲 烷作蝕刻氣體。
10. 如權利要求9所述的方法，其中該修整工藝的四氟化碳、三氟曱 烷的比例為50/45。
11. 一種形成金屬氧化物半導體電晶體的柵極的方法，包括 提供基底；依序形成介電層、導電層、硬掩模層於該基底上； 形成多層堆疊層，其至少包括有頂層光致抗蝕劑、含矽層以及底層光 致抗蝕劑於該硬掩模層上方； 圖案化該頂層光致抗蝕劑；以該圖案化後的該頂層光致抗蝕劑作為蝕刻掩模，對該含矽層進行蝕 刻工藝，圖案化該含矽層並形成第一開口，，該開口的底部具有第一寬度； 去除該頂層光致抗蝕劑；以該圖案化後的該含矽層作為蝕刻掩模，依序對該底層光致抗蝕劑進 行蝕刻工藝；以該圖案化後的該底層光致抗蝕劑作為蝕刻掩模，依序對該硬掩模層 進行蝕刻工藝，形成第二開口具有該第一寬度；對該硬掩模層進行修整工藝，使該第二開口具有第二寬度，且該第二 寬度大於該第一寬度；以及以該具有第二開口的該硬掩模層作為蝕刻掩模，對該導電層進行蝕刻 工藝，以形成^f冊極。
12. 如權利要求11所述的方法，其中該基底包括有單晶矽材質、矽 覆絕緣。
13. 如權利要求11所述的方法，其中該頂層光致抗蝕劑包括193納 米光致抗蝕劑層，該含矽層包括含矽光致抗蝕劑層，該底層光致抗蝕劑包 括抗反射底層。
14. 如權利要求13所述的方法，其中該含矽光致抗蝕劑層其含矽比 例為10-30%。
15. 如權利要求13所述的方法，其中該抗反射底層包括有365納未光致抗蝕劑層。
16. 如權利要求11所述的方法，其中該第一開口的側壁具有斜角且 該第一開口頂口處的寬度比底部的第一寬度大。
17. 如衝又利要求11所述的方法，其中該第一開口後並未暴露出該底 層光致抗蝕劑。
18. 如權利要求17所述的方法，其中形成該第一開口後，又包括於具有該第一開口的該含矽層進行蝕刻工藝的步驟，直到曝露出該底層光致抗蝕劑。
19. 如權利要求11所述的方法，其中該修整工藝利用四氟化碳、三 氟曱烷作蝕刻氣體。
20. 如權利要求19所述的方法，其中該修整工藝的四氟化碳、三氟 曱烷的比例為50/45。
21. —種用來形成金屬氧化物半導體電晶體的柵極的堆疊結構，包括基底，其內部具有多個淺溝隔離；介電層、導電層、硬掩模層依序位於該基底上；多層堆疊層，其包括有頂層光致抗蝕劑、含矽光致抗蝕劑層、抗反射 底層位於該硬掩模層上方，其中該含矽光致抗蝕劑層包括有10-30%的矽含 量，且該硬掩模層和該導電層之間具有高度蝕刻選擇比。
22. 如權利要求21所述的堆疊結構，其中該基底包括有單晶矽材質， 矽覆絕緣。
23. 如權利要求21所述的堆疊結構，其中該抗反射底層包括有365 納米光致抗蝕劑層。
24. 如權利要求21所述的堆疊結構，其中該硬掩模層為氧化層。
25. 如權利要求24所述的堆疊結構，其中該硬掩模層包括氮氧化矽、 氮化矽、二氧化矽，或四乙氧基矽烷其中之一或者其組合。
全文摘要
一種修整硬掩模層的方法，提供一基底、一硬掩模層、一三層堆疊層位於基底上。三層堆疊層包括有一頂層光致抗蝕劑、一含矽層以及一底層光致抗蝕劑。依序圖案化頂層光致抗蝕劑、含矽層、底層光致抗蝕劑和硬掩模層，然後對硬掩模層進行一修整工藝。由於本發明的底層光致抗蝕劑較薄且蝕刻過程中有所耗損，所以不會發生光致抗蝕劑線倒塌的情況。
文檔編號H01L21/027GK101221899SQ20071000219
公開日2008年7月16日 申請日期2007年1月12日 優先權日2007年1月12日
發明者廖俊雄, 楊閔傑, 王明俊, 陳薏新 申請人:聯華電子股份有限公司