一種鰭式場效應電晶體及其製備方法與流程
2023-09-11 18:50:30 2
本發明涉及一種鰭式場效應電晶體及其製備方法，屬於超大規模集成電路製造技術領域。
背景技術：
隨著集成電路的迅速發展，半導體器件的特徵尺寸不斷縮小。當特徵尺寸進入納米尺度，傳統矽基平面器件面臨短溝道效應嚴重、遷移率退化等問題。因此，人們從新器件結構、新溝道材料等方面提出了一些解決方案。鰭式場效應電晶體(FinFET)能夠有效抑制短溝道效應，具有柵控能力強、開態電流大、與CMOS工藝兼容等優點，已在產業界得到應用。
對於體矽FinFET，在Fin條底部存在源漏洩漏電流通道，洩漏電流較大，導致靜態功耗增大。SOI FinFET能夠更好地抑制短溝道效應和洩漏電流，但是由於氧化矽埋氧層的熱導率約為矽的1％，導致器件散熱性較差。
技術實現要素：
針對以上問題，本發明提出了一種鰭式場效應電晶體及其製備方法，該器件採用高遷移率溝道材料，可以提高開態電流；在Fin條底部引入局域埋氧層，形成了體在絕緣層上(Body-on-Insulator,BOI)結構，切斷了源漏間的洩漏電流通道，能夠有效抑制洩漏電流，並且比SOI(/SGOI/GOI)FinFET具有更小的埋氧層面積，改善了散熱問題。
本發明提供的鰭式場效應電晶體，包括半導體襯底，在半導體襯底上具有凸起的Fin條，在Fin條側壁和頂部表面具有橫跨Fin條的柵極結構，與柵極結構接觸的Fin條部分構成溝道區，其特徵在於，溝道區為高遷移率材料，溝道長度小於Fin條長度；源、漏位於溝道區兩端；Fin條兩端的半導體與襯底相連；Fin條與半導體襯底之間有一層局域埋氧層，形成BOI結構，該局域埋氧層的寬度大於或等於Fin條寬度。
本發明的鰭式場效應電晶體中，溝道區的高遷移率材料例如鍺、鍺矽、鍺錫等。
本發明還提供了一種鰭式場效應電晶體的製備方法，包括以下步驟：
1)在半導體襯底上形成採用高遷移率材料的凸起Fin條；
2)在Fin條與半導體襯底之間形成局域埋氧層，該局域埋氧層的寬度大於或等於Fin條寬度；
3)在所述Fin條側壁和頂部表面形成柵極結構，並在柵極結構的側面形成側牆；
4)光刻定義源漏區圖形，摻雜並退火形成源漏。
上述製備方法中，步驟1)中所述半導體襯底常用的為體矽襯底，但不局限於體矽襯底，形成Fin條的方法具體可包括：
1-1)在半導體襯底上生長高遷移率材料的半導體外延層；
1-2)定義器件有源區，並形成器件之間的隔離；
1-3)在步驟1-1)形成的半導體外延層上澱積硬掩膜，光刻定義Fin條圖形，幹法刻蝕硬掩膜和半導體外延層，停止在襯底表面，去掉光刻膠，形成Fin條。
所述步驟1-1)中所述半導體外延層的材料包括鍺、鍺矽、鍺錫等，但不局限於上述外延材料，可為其他高遷移率材料，厚度可以為5～200nm，其厚度決定了Fin條的高度。
所述步驟1-1)中生長半導體外延層的工藝可以採用分子束外延(Molecule Beam Epitaxy,MBE)、化學氣相澱積(Chemical Vapor Deposition,CVD)等方法。
所述步驟1-3)中，硬掩膜可以是氧化矽層、氮化矽層、氧化矽/氮化矽疊層等，但不局限於上述材料，但應具有較好的保形性。澱積硬掩膜的工藝可以採用低壓化學氣相澱積(Low Pressure Chemical Vapor Deposition，LPCVD)、等離子體增強化學氣相沉積(Plasma Enhanced Chemical Vapor Deposition，PECVD)等方法。硬掩膜厚度可以為10～800nm；Fin條寬度可以為5～100nm。光刻優選為電子束光刻或193nm浸沒式光刻等能形成納米尺度線條的先進光刻技術。
上述製備方法中，步驟2)具體可包括：
2-1)在Fin條上澱積一層氮化矽，並進行幹法刻蝕，形成氮化矽側牆；
2-2)幹法刻蝕半導體襯底至一定深度，然後通過熱氧化使Fin條和襯底之間的半導體被氧化，形成局域埋氧層(對於體矽襯底來說，形成氧化矽絕緣層)；
2-3)溼法腐蝕去掉氮化矽側牆。
所述步驟2-2)中襯底的刻蝕深度決定了埋氧層的厚度，刻蝕深度可以為5～50nm；熱氧化工藝可以採用溼氧氧化、氫氧合成氧化、等離子體氧化等，使Fin條與襯底之間的半導體(矽)完全被氧化，氧化時間應根據其寬度及其氧化速率而定。
所述步驟2-3)中，溼法腐蝕氮化矽可以採用濃磷酸溶液。
上述製備方法中，步驟3)和步驟4)為常規的工藝步驟。步驟3)包括澱積柵介質層，光刻、刻蝕形成柵電極，澱積氧化矽並刻蝕形成側牆隔離層。步驟4)包括光刻定義源漏區圖形，離子摻雜並退火形成源漏，以及後續的工藝步驟：光刻、刻蝕接觸孔，濺射金屬，光刻、刻蝕形成金屬互連，合金，鈍化等。
本發明優點如下：
1)採用高遷移率溝道材料，改善了溝道中載流子遷移率，提高了開態電流。
2)採用BOI結構，抑制了洩漏電流，降低了功耗。
與SOI(/SGOI/GOI)FinFET相比，BOI FinFET具有更小的埋氧層面積，改善了散熱問題，並且在提升器件特性的同時降低了成本。
附圖說明
圖1為實施例製備的矽基鍺矽BOIFinFET的結構示意圖。
圖2～圖8為實施例製備矽基鍺矽BOIFinFET的關鍵工藝步驟示意圖，各圖中(a)為沿圖1中A-A』方向的剖面圖，(b)為沿圖1中B-B』方向的剖面圖。
其中：1-矽襯底；2-鍺矽外延層；3-作硬掩膜的氧化矽層；4-作硬掩膜的氮化矽層；5-鍺矽Fin條；6-保護鍺矽Fin條的氮化矽側牆；7-氧化矽絕緣層；8-柵介質；9-柵電極；10-側牆隔離層；11-源；12-漏。
具體實施方式
本發明的鰭式場效應電晶體採用高遷移率溝道材料，可以提高開態電流；在Fin條底部引入局域埋氧層，形成了BOI結構，切斷了源漏間的洩漏電流通道，能夠有效抑制洩漏電流。比SOI(/SGOI/GOI)FinFET具有更小的埋氧層面積，改善了散熱問題，並且在提升器件特性的同時降低了成本。下面結合附圖對本發明進行詳細說明。
根據下列步驟可以實現矽基鍺矽BOIFinFET：
步驟1.在P型(100)矽襯底1上MBE生長50nm鍺矽外延層2，PECVD澱積300nm氧化矽，光刻、刻蝕形成有源區，去膠；
步驟2.PECVD澱積20nm氧化矽層3和50nm氮化矽層4作為硬掩膜，通過電子束光刻形成Fin條圖形，Fin寬為20nm，幹法刻蝕硬掩膜，露出鍺矽外延層2上表面，去膠，所得結構如圖2所示；
步驟3.以硬掩膜為掩蔽，幹法刻蝕鍺矽外延層2，露出矽襯底1上表面，形成鍺矽Fin條5結構，如圖3所示；
步驟4.PECVD澱積氮化矽，並進行幹法刻蝕，在鍺矽Fin條兩側形成氮化矽側牆6，如圖4所示；
步驟5.以硬掩膜和側牆為掩蔽，幹法刻蝕矽襯底1，刻蝕深度為20nm，如圖5所示；
步驟6.通過氫氧合成對矽襯底1進行氧化，氧化溫度為800℃，在鍺矽Fin條下方形成氧化矽絕緣層7，如圖6所示；
步驟7.濃磷酸加熱170℃，腐蝕去除氮化矽，所得結構如圖7所示；
步驟8.進行犧牲氧化或氫氣退火等工藝來改善刻蝕造成的Fin表面損傷，澱積Al2O3/TiN，光刻、刻蝕形成柵電極9，澱積氧化矽並刻蝕形成側牆隔離層10；
步驟9.通過光刻定義源漏區圖形，P+注入對源漏進行摻雜，注入能量為20keV，注入劑量2E15cm-2，並通過RTA退火950℃，30s，激活雜質，形成源11、漏12，具體退火條件根據鍺組分改變，如圖8所示；
步驟10.PECVD澱積氧化矽，通過CMP實現平坦化；
步驟11.通過光刻、ICP刻蝕形成柵、源、漏各端的接觸孔，去膠；
步驟12.濺射金屬，光刻、刻蝕形成金屬互連，合金。
綜上所述，該方法採用高遷移率溝道材料，可以提高器件電流驅動能力；在Fin條底部引入局域埋氧層，形成BOI結構，可以切斷源漏間的洩漏電流通道，能夠有效抑制洩漏電流，並且比SOI(/SGOI/GOI)FinFET具有更小的埋氧層面積，改善了散熱問題。