擾碼生成裝置的製作方法
2023-08-13 15:31:11
專利名稱：擾碼生成裝置的製作方法
技術領域：
本發明涉及一種擾碼生成裝置，尤其涉及一種用於數字通信系統中加擾和解擾信號的擾碼生成裝置。
背景技術：
在數字通信系統的信號處理中，加擾和解擾技術是非常重要和關鍵的技術手段。加擾和解擾技術簡單來說就是與擾碼相乘的操作，其中主要是利用了擾碼的相關特性。因此擾碼的生成很關鍵，擾碼在數字通信系統中經常賦予許多重要的功能，例如，在異步通信系統中提供同步支持，地無線通信系統中抵抗無線信道對傳輸信號的幹擾，在碼分多址系統中區分不同的基站和用戶，在同步數字體系/同步光纖網絡(Synchronous Digital Hierarchy/Synchronous OpticalNetwork，SDH/SONET)中使從接收到的數據信號中恢復出精準的時鐘，從而避免數據信息的丟失或錯誤。下面以用於SDH/SONET的擾碼生成裝置為例，來說明現有的擾碼生成裝置存在的缺點。
SDH/SONET中最基本、最重要的模塊信號是STM-1(Synchronous TransferMode，同步轉移模式)信號，線速率為155.520Mbit/s，再將其同步復用、字節間插後得到更高級的STM-N信號，STM-N信號的線速率是N×155.520Mbit/s；這些信號在傳輸過程中都是按比特BIT串行傳送信號，但沒有傳送本網絡節點的時鐘信號。各網絡節點的接收端所需的數據接收及後續處理的時鐘都是從接收到的數據信號中恢復出來的。根據常用的時鐘與數據恢復(Clock and DataRecovery，CDR)原理，時鐘恢復依靠數據信號的變化沿完成，如果接收到的數據流中有長0或長1序列出現，則按該原理恢復出的時鐘不再精準，用這樣恢復出來的時鐘處理數據會導致數據信息的丟失或錯誤，因此為了保證在接收端能精準地進行數據接收和時鐘提取，必須杜絕傳輸的數據流中有長0或長1序列出現。
為此，國際電報電話諮詢委員會(CCITT，即現在的國際電信聯盟電信標準化部門ITU-T)在SDH/SONET協議中規定傳送的數據流中必須包含足夠的定時信息以便網絡節點能夠根據數據流實現時鐘的提取，要滿足該要求，必須使數據流中避免有長0或長1序列出現。合適的數據流可以通過加擾來實現。
CCITT在ITU-T G.707/Y.1322協議中還規定，STM-N(N＝1，4，16，64，256......)擾碼生成裝置的擾碼序列生成多項式為1+X6+X7。
現有的擾碼生成裝置通常用由7級D觸發器組成的反饋式移位寄存器來實現，其反饋結構由生成多項式決定。STM-N信號的串行時鐘加到每一級觸發器的時鐘輸入端。在發送端，擾碼生成裝置生成的擾碼序列與串行數據逐位以幀頭為起點按順序進行異或運算，完成數據加擾過程；同理在接收端，同樣的擾碼序列與接收到的串行數據進行同樣的運算，則恢復出真實數據，完成數據的解擾過程。
請參閱圖1，其是現有的幀同步加解擾器的電路原理圖。該幀同步加解擾器包括擾碼生成裝置和一個異或門，該擾碼生成裝置包括7個用於移位的D觸發器D0～D6，D觸發器D1、D2...D6的輸入端分別與上一個D觸發器D0、D1...D5的輸出端相連；該異或門用以實現對D觸發器D5和D6的輸出端進行異或運算，運算結果反饋至D觸發器D0的輸入端，D觸發器D6的輸出即為擾碼生成裝置輸出的擾碼序列，7個觸發器D0～D6在STM-N的串行bit時鐘作用下產生周期性的擾碼序列，產生出來的擾碼bit與輸入的STM-N的bit異或得出擾碼後的數據，該擾碼數據可以保證避免長0或長1序列出現。
由於擾碼多項式提供的是串行算法按STM-N的bit時鐘，在實際應用中，輸入的STM-N數據是並行數據的，因此必須把擾碼算法改成並行算法，即一個STM-N字節輸入時鐘下，擾碼生成裝置提供M bit(M為STM-N的字節數據位寬)擾碼數據與輸入的M bit STM-N數據進行異或。現有技術實現做法都是由該串行算法推算出並行算法。對於STM-1業務，其字節數據位寬為8，因此需要一個8位寬的並行擾碼算法。
並行算法的推導可以根據串行算法方法，如表1所示，假如8位擾碼寄存器為Q00～Q07，按G.707協議要求，擾碼生成裝置的七個觸發器初始值為「1111111」，8拍串行bit時鐘之後就得到並行8位擾碼寄存器的初始值為「11111110」，即Q6該列值；而之後並行擾碼寄存器值將是Q07～Q00的函數表1
表2為並行擾碼函數表「^」表示邏輯異或，N表示當前時刻值，N-1表示前一時鐘寄存器的值。
表2
如果STM-N的位寬是16bit位，則並行擾碼算法就必須按16bit進行推導，假設16bit擾碼生成裝置分別為Q17～Q10，Q07～Q00，則Qnm＝F(Q0k)，其中n＝1或0，m＝0～7；k＝0～7，即16位擾碼生成裝置都是Q07～Q00的函數。依次類推，對於STM-256，目前邏輯晶片一般採用155Mhz×256bit位寬，因此，並行推導公式必須推導出並行256位寬的算法，按8比特進行分組，需要32組，設為Q317～Q310，...Q07～Q00，每個寄存器都是Q07～Q00的函數。
從上述可知，現有的擾碼生成裝置產生的擾碼序列對STM-N並行數據進行加解擾時，其必須根據STM-N的字節數據位寬的變化分別推導出適應本位寬要求的並行擾碼公式，當一個設計需要同時兼容不同位寬的擾碼，比如兼容STM-1和STM-16時，邏輯設計就必須同時包含兩個擾碼算法，因此，現有的擾碼生成裝置不能重用於多個應用場合，增加了邏輯設計規模。
由於目前常用的都是STM-1，STM-4，STM-16，而STM-64產品應用比較少，對於STM-256，市場上相關晶片更少，幾乎沒有，因此，對於STM-256的並行256位寬的推導將是很繁瑣的一項工作，因此，現有的擾碼生成裝置對高位寬推導的工作量極大，易出錯。
從並行算法上看，並行算法的每個寄存器都是最低8bit寄存器的函數，位寬越寬，低8bit的邏輯負載越大，因此邏輯晶片的時鐘速度就越低。因此，現有的擾碼生成裝置對邏輯工作時鐘有限制；比如STM-256，要求工作時鐘為155Mhz，在並行擾碼算法下就可能實現不了。
由於現有的擾碼生成裝置中採用了大量的異或門，當擾碼位寬越寬時，這些異或門的邏輯資源耗費很大，因此，當擾碼位寬越寬，現有的擾碼生成裝置的資源佔用就越多。
發明內容
本發明所要解決的技術問題在於提供一種對於不同字節數據位寬的信號進行加擾和解擾不必重新推導，很容易使邏輯工作時鐘工作在很高的頻率上的擾碼生成裝置。
為解決上述技術問題，本發明所採用的技術方案是提供一種擾碼生成裝置，其採用一個位寬為L的移位寄存器，其中L＝M×X，M為擾碼序列的生成多項式對應的擾碼序列周期，X的取值必須滿足L大於或等於N，N為所需加/解擾的數據的位寬，M、N和X均為正整數。
上述技術方案的進一步改進在於該移位寄存器包括L個D觸發器D0～DL-1和L個多路選擇器M0～ML-1，該L個多路選擇器M0～ML-1的輸出端分別對應與L個D觸發器D0～DL-1的輸入端連接，該L個D觸發器D0～DL-1的輸出端分別對應與L個多路選擇器M0～ML-1的第一輸入端連接，該N個D觸發器D0～DN-1的輸出端還分別對應與N個多路選擇器ML-N～ML-1的第二輸入端連接，該L-N個D觸發器DN～DL-1的輸出端還分別對應與L-N個多路選擇器M0～ML-N-1的第二輸入端連接，該L個多路選擇器M0～ML-1的使能端連接在一起，由加擾使能來控制該L個多路選擇器M0～ML-1的工作，該L個D觸發器D0～DL-1的時鐘端連接在一起。
本發明的有益效果是由於本發明的擾碼生成裝置採用一個位寬為L的移位寄存器，其中L＝M×X，M為擾碼序列的生成多項式對應的擾碼序列周期，X的取值必須滿足L大於或等於N，N為所需加/解擾的數據的位寬，M、N和X均為正整數，因此本發明的擾碼生成裝置對於所有擾碼序列的生成多項式來說，加擾算法都是採用同一個原理實現，不用費太多的推導工作量，特別對於位寬很多的情況下，而且可以很容易保證設計的正確性；且對不同的所需加/解擾的數據的位寬，特別當位寬小於擾碼序列的生成多項式對應的擾碼序列周期時，可以用一個設計，通過修改移位的位寬參數可以很容易適應各種位寬情況，不必為每種位寬重新推導格式；而且採用移位寄存器的方式也很容易使邏輯工作時鐘工作在很高的頻率上；另外，由於本發明採用的移位寄存器包括L個D觸發器D0～DL-1和L個多路選擇器M0～ML-1，不需要作異或運算的處理，因此使用的組合資源很少，且代碼量很小，可以節省工作時間。
圖1是現有的幀同步加解擾器的電路原理圖；圖2是本發明擾碼生成裝置具體實施例的擾碼算法的示意圖；圖3是本發明擾碼生成裝置具體實施例的擾碼序列的示意圖；圖4是採用本發明擾碼生成裝置的幀同步並行加解擾器具體實施例的邏輯方框圖；圖5是採用本發明擾碼生成裝置的幀同步並行加解擾器具體實施例的電路原理圖。
具體實施例方式
下面以採用本發明的擾碼生成裝置對STM-N(N＝1，4，16，64，256)並行數據進行擾碼為例，來對本發明的擾碼生成裝置作詳細的說明。
要對STM-256並行數據進行擾碼則必須要產生256bit的擾碼序列。根據擾碼序列的生成多項式1+X6+X7可知該擾碼序列是一個周期為127的偽隨機序列，如果把周期127編號為0～126，則擾碼算法就是如圖2所示。擾碼序列每127bit後重複1次，取2個周期254bit加上第3個周期的0和1與輸入的STM-256並行數據的256bit進行異或，第3個周期的126之後又開始新的0～126的序列，因此可以把擾碼序列看成是一個首尾相接的，3個周期為127的偽隨機序列合在一塊的周而復始的數據塊，如圖3所示。該數據塊位寬為127×3＝381。由於擾碼序列的生成多項式1+X6+X7的127位值是已知的，因此該數據塊的每bit值也是已知的，當第一次加擾時，取該數據塊的前面256bit與輸入的256bit進行異或，然後如圖3所示方向轉動256bit，則第二次從起點起取256bit，就是第二次所需要的並行的256bit的加擾值，該值與輸入的第二個256bit數據相異或就得到第二個並行加擾後的數據，依次類推。
具體邏輯方框圖如圖4所示，本發明的擾碼生成裝置採用一個位寬為381的移位寄存器，其初值可以通過擾碼序列的生成多項式得出。擾碼產生工作原理如下每個STM-256並行時鐘周期，取移位寄存器的低256bit與輸入的STM-256的256bit並行數據異或實現擾碼，同時移位寄存器進行移位，移位方式為移位寄存器的高125 bit賦值給移位寄存器的低125bit，低256bit值賦值給移存器的高256bit，從而實現256bit的移位。
請參閱圖5，是以256bit的並行擾碼為例的，採用本發明擾碼生成裝置的幀同步並行加解擾器的電路原理圖，該幀同步並行加解擾器包括擾碼生成裝置和256個異或門，該擾碼生成裝置包括381個D觸發器D0～D380和381個多路選擇器M0～M380。該381個多路選擇器M0～M380均為2選1選擇器，該381個多路選擇器M0～M380的輸出端分別對應與381個D觸發器D0～D380的輸入端連接。該381個D觸發器D0～D380的輸出端分別對應與381個多路選擇器M0～M380的0輸入端連接，該256個D觸發器D0～D255的輸出端還分別對應與256個多路選擇器M125～M380的1輸入端連接，該125個D觸發器D256～D380的輸出端還分別對應與125個多路選擇器M0～M124的1輸入端連接。該381個多路選擇器M0～M380的使能端連接在一起，由加擾使能來控制該381個多路選擇器M0～M380的工作。該381個D觸發器D0～D380帶有置位功能。381個D觸發器D0～D380的時鐘端連接在一起，由STM-256的並行時鐘來控制，在每個STM-256並行時鐘周期，取該256個D觸發器D0～D255的輸出通過數據總線與由總線輸入的256位STM-256並行數據經256個異或門異或後輸出擾碼後的數據，該擾碼數據可以保證避免長0或長1序列出現。
在加擾開始時，381個觸發器D0～D380置位3個周期的擾碼值(每個周期具體值可以根據擾碼多項式推算出來，共127bit，3個周期為381bit)，在加擾使能信號作用下(假設高有效)，則D觸發器D255～D0共256個觸發器的當前值按順序賦值給D380～D125共256個觸發器；D觸發器Q380～Q256共125個觸發器的當前值按順序賦值給D124～D0觸發器共125個觸發器；上面的操作是在256bit的並行數據時鐘作用下。下一個周期若加擾使能有效，則重複執行。當擾碼使能無效時，每個觸發器保持當前值。用於並行擾碼的數據則從觸發器D255～D0輸出中取，用來與輸入數據進行異或。
如果輸入數據是待擾碼的數據，則輸出就是擾碼後的數據，相當於擾碼過程；如果輸入數據是擾碼過的數據，輸出相當是解擾碼後的數據，相當於解擾碼過程。
另外，若對STM-64並行數據進行擾碼，則採用本發明擾碼生成裝置的幀同步並行加解擾器包括擾碼生成裝置和64個異或門，該擾碼生成裝置包括127個D觸發器D0～D126和127個多路選擇器M0～M126。該127個多路選擇器M0～M126均為2選1選擇器，該127個多路選擇器M0～M126的輸出端分別對應與127個D觸發器D0～D126的輸入端連接。該127個D觸發器D0～D126的輸出端分別對應與127個多路選擇器M0～M126的0輸入端連接，該64個D觸發器D0～D63的輸出端還分別對應與64個多路選擇器M63～M126的1輸入端連接，該63個D觸發器D64～D126的輸出端還分別對應與63個多路選擇器M0～M62的1輸入端連接。該127個多路選擇器M0～M126的使能端連接在一起，由加擾使能來控制該127個多路選擇器M0～M126的工作。該127個D觸發器D0～D126帶有置位功能。127個D觸發器D0～D126的時鐘端連接在一起，由STM-64的並行時鐘來控制，在每個STM-64並行時鐘周期，取該64個D觸發器D0～D63的輸出通過數據總線與由總線輸入的64位STM-64並行數據經64個異或門異或後輸出擾碼後的數據。
若對STM-16並行數據進行擾碼，則採用本發明擾碼生成裝置的幀同步並行加解擾器包括擾碼生成裝置和16個異或門，該擾碼生成裝置包括127個D觸發器D0～D126和127個多路選擇器M0～M126。該127個多路選擇器M0～M126均為2選1選擇器，該127個多路選擇器M0～M126的輸出端分別對應與127個D觸發器D0～D126的輸入端連接。該127個D觸發器D0～D126的輸出端分別對應與127個多路選擇器M0～M126的0輸入端連接，該16個D觸發器D0～D15的輸出端還分別對應與16個多路選擇器M111～M126的1輸入端連接，該111個D觸發器D16～D126的輸出端還分別對應與111個多路選擇器M0～M110的1輸入端連接。該127個多路選擇器M0～M126的使能端連接在一起，由加擾使能來控制該127個多路選擇器M0～M126的工作。該127個D觸發器D0～D126帶有置位功能。127個D觸發器D0～D126的時鐘端連接在一起，由STM-16的並行時鐘來控制，在每個STM-16並行時鐘周期，取該16個D觸發器D0～D15的輸出通過數據總線與由總線輸入的16位STM-16並行數據經16個異或門異或後輸出擾碼後的數據。
若對STM-4並行數據進行擾碼，則採用本發明擾碼生成裝置的幀同步並行加解擾器包括擾碼生成裝置和4個異或門，該擾碼生成裝置包括127個D觸發器D0～D126和127個多路選擇器M0～M126。該127個多路選擇器M0～M126均為2選1選擇器，該127個多路選擇器M0～M126的輸出端分別對應與127個D觸發器D0～D126的輸入端連接。該127個D觸發器D0～D126的輸出端分別對應與127個多路選擇器M0～M126的0輸入端連接，該4個D觸發器D0～D3的輸出端還分別對應與4個多路選擇器M123～M126的1輸入端連接，該123個D觸發器D4～D126的輸出端還分別對應與123個多路選擇器M0～M122的1輸入端連接。該127個多路選擇器M0～M126的使能端連接在一起，由加擾使能來控制該127個多路選擇器M0～M126的工作。該127個D觸發器D0～D126帶有置位功能。127個D觸發器D0～D126的時鐘端連接在一起，由STM-4的並行時鐘來控制，在每個STM-4並行時鐘周期，取該4個D觸發器D0～D3的輸出通過數據總線與由總線輸入的4位STM-4並行數據經4個異或門異或後輸出擾碼後的數據。
若對STM-1並行數據進行擾碼，則採用本發明擾碼生成裝置的幀同步並行加解擾器包括擾碼生成裝置和1個異或門，該擾碼生成裝置包括127個D觸發器D0～D126和127個多路選擇器M0～M126。該127個多路選擇器M0～M126均為2選1選擇器，該127個多路選擇器M0～M126的輸出端分別對應與127個D觸發器D0～D126的輸入端連接。該127個D觸發器D0～D126的輸出端分別對應與127個多路選擇器M0～M126的0輸入端連接，該D觸發器D0的輸出端與多路選擇器M126的1輸入端連接，該126個D觸發器D1～D126的輸出端還分別對應與126個多路選擇器M0～M125的1輸入端連接。該127個多路選擇器M0～M126的使能端連接在一起，由加擾使能來控制該127個多路選擇器M0～M126的工作。該127個D觸發器D0～D126帶有置位功能。127個D觸發器D0～D126的時鐘端連接在一起，由STM-1的並行時鐘來控制，在每個STM-1並行時鐘周期，取D觸發器D0的輸出與輸入的1位STM-1並行數據經1個異或門異或後輸出擾碼後的數據。
對於STM-N(N＝1，4，64)，一般實際應用位寬最大為64bits，因此，移位寄存器採用127bit位寬，每次從移位寄存器取出用於擾碼的位寬即為STM-N的數據位寬，同時執行移位操作方式同STM-256舉例一樣，只是所移動的bit位等於STM-N數據的位寬。
另外，對STM-N(N＝1，4，64)並行數據進行擾碼時，本發明的擾碼生成裝置的D觸發器和多路選擇器的數量也可為254、381等，對STM-256並行數據進行擾碼時，本發明的擾碼生成裝置的D觸發器和多路選擇器的數量也可為508、635等，總之本發明的擾碼生成裝置的D觸發器和多路選擇器的數量必須大於所需加/解擾的數據的位寬，同時還必須是所採用的擾碼序列的生成多項式對應的擾碼序列周期的正整數倍。上述的D觸發器也可由RS觸發器或JK觸發器變換成具D觸發器功能的模塊來實現。
本發明的擾碼生成裝置適用於所有擾碼序列的生成多項式，例如g(x)＝x9+x8+X5+x4+1、g(x)＝X9+X4+1、g(x)＝1+x14+x15等等，每個擾碼序列的生成多項式對應的擾碼序列都具有周期，例如擾碼序列的生成多項式g(x)＝X9+X4+1，其所對應的擾碼序列的周期為511。
綜上所述，可作出如下的推導本發明的擾碼生成裝置採用一個位寬為L的移位寄存器，其中L＝M×X，M為擾碼序列的生成多項式對應的擾碼序列周期，X的取值必須滿足L大於或等於N，N為所需加/解擾的數據的位寬，M、N和X均為正整數。該移位寄存器包括L個D觸發器D0～DL-1和L個多路選擇器M0～ML-1，該L個多路選擇器M0～ML-1的輸出端分別對應與L個D觸發器D0～DL-1的輸入端連接，該L個D觸發器D0～DL-1的輸出端分別對應與L個多路選擇器M0～ML-1的第一輸入端連接，該N個D觸發器D0～DN-1的輸出端還分別對應與N個多路選擇器ML-N～ML-1的第二輸入端連接，該L-N個D觸發器DN～DL-1的輸出端還分別對應與L-N個多路選擇器M0～ML-N-1的第二輸入端連接，該L個多路選擇器M0～ML-1的使能端連接在一起，由加擾使能來控制該L個多路選擇器M0～ML-1的工作，該L個D觸發器D0～DL-1的時鐘端連接在一起。
本發明的擾碼生成裝置對於所有擾碼序列的生成多項式來說，加擾算法都是採用同一個原理實現，不用費太多的推導工作量，特別對於位寬很多的情況下，而且可以很容易保證設計的正確性；本發明的擾碼生成裝置實現的代碼量很小，也可以節省工作時間。
本發明的擾碼生成裝置不需要作異或運算的處理，因此使用的組合資源很少。採用移位寄存器的方式也很容易使邏輯工作時鐘工作在很高的頻率上。
本發明的擾碼生成裝置對不同的所需加/解擾的數據的位寬，特別當位寬小於擾碼序列的生成多項式對應的擾碼序列周期時，可以用一個設計，通過修改移位的位寬參數可以很容易適應各種位寬情況，不必為每種位寬重新推導格式。
權利要求
1.一種擾碼生成裝置，其特徵在於其採用一個位寬為L的移位寄存器，其中L＝M×X，M為擾碼序列的生成多項式對應的擾碼序列周期，X的取值必須滿足L大於或等於N，N為所需加/解擾的數據的位寬，M、N和X均為正整數。
2.如權利要求1所述的擾碼生成裝置，其特徵在於該移位寄存器包括L個D觸發器D0～DL-1和L個多路選擇器M0～ML-1，該L個多路選擇器M0～ML-1的輸出端分別對應與L個D觸發器D0～DL-1的輸入端連接，該L個D觸發器D0～DL-1的輸出端分別對應與L個多路選擇器M0～ML-1的第一輸入端連接，該N個D觸發器D0～DN-1的輸出端還分別對應與N個多路選擇器ML-N～ML-1的第二輸入端連接，該L-N個D觸發器DN～DL-1的輸出端還分別對應與L-N個多路選擇器M0～ML-N-1的第二輸入端連接，該L個多路選擇器M0～ML-1的使能端連接在一起，由加擾使能來控制該L個多路選擇器M0～ML-1的工作，該L個D觸發器D0～DL-1的時鐘端連接在一起。
3.如權利要求2所述的擾碼生成裝置，其特徵在於當M為127，所需加/解擾的數據為STM-256，即N為256時，該移位寄存器的位寬L為381，該移位寄存器包括381個D觸發器D0～D380和381個多路選擇器M0～M380，該381個多路選擇器M0～M380的輸出端分別對應與381個D觸發器D0～D380的輸入端連接，該381個D觸發器D0～D380的輸出端分別對應與381個多路選擇器M0～M380的第一輸入端連接，該256個D觸發器D0～D255的輸出端還分別對應與256個多路選擇器M125～M380的第二輸入端連接，該125個D觸發器D256～D380的輸出端還分別對應與125個多路選擇器M0～M124的第二輸入端連接，該381個多路選擇器M0～M380的使能端連接在一起，由加擾使能來控制該381個多路選擇器M0～M380的工作，該381個D觸發器D0～D380的時鐘端連接在一起，由STM-256的並行時鐘來控制。
4.如權利要求2所述的擾碼生成裝置，其特徵在於當M為127，所需加/解擾的數據為STM-64，即N為64時，該移位寄存器的位寬L為127，該移位寄存器包括127個D觸發器D0～D126和127個多路選擇器M0～M126，該127個多路選擇器M0～M126的輸出端分別對應與127個D觸發器D0～D126的輸入端連接，該127個D觸發器D0～D126的輸出端分別對應與127個多路選擇器M0～M126的第一輸入端連接，該64個D觸發器D0～D63的輸出端還分別對應與64個多路選擇器M63～M126的第二輸入端連接，該63個D觸發器D64～D126的輸出端還分別對應與63個多路選擇器M0～M62的第二輸入端連接，該127個多路選擇器M0～M126的使能端連接在一起，由加擾使能來控制該127個多路選擇器M0～M126的工作，該127個D觸發器D0～D126的時鐘端連接在一起，由STM-64的並行時鐘來控制。
5.如權利要求2所述的擾碼生成裝置，其特徵在於當M為127，所需加/解擾的數據為STM-16，即N為16時，該移位寄存器的位寬L為127，該移位寄存器包括127個D觸發器D0～D126和127個多路選擇器M0～M126，該127個多路選擇器M0～M126的輸出端分別對應與127個D觸發器D0～D126的輸入端連接，該127個D觸發器D0～D126的輸出端分別對應與127個多路選擇器M0～M126的第一輸入端連接，該16個D觸發器D0～D15的輸出端還分別對應與16個多路選擇器M111～M126的第二輸入端連接，該111個D觸發器D16～D126的輸出端還分別對應與111個多路選擇器M0～M110的第二輸入端連接，該127個多路選擇器M0～M126的使能端連接在一起，由加擾使能來控制該127個多路選擇器M0～M126的工作，該127個D觸發器D0～D126的時鐘端連接在一起，由STM-16的並行時鐘來控制。
6.如權利要求2所述的擾碼生成裝置，其特徵在於當M為127，所需加/解擾的數據為STM-4，即N為4時，該移位寄存器的位寬L為127，該移位寄存器包括127個D觸發器D0～D126和127個多路選擇器M0～M126，該127個多路選擇器M0～M126的輸出端分別對應與127個D觸發器D0～D126的輸入端連接，該127個D觸發器D0～D126的輸出端分別對應與127個多路選擇器M0～M126的第一輸入端連接，該4個D觸發器D0～D3的輸出端還分別對應與4個多路選擇器M123～M126的第二輸入端連接，該123個D觸發器D4～D126的輸出端還分別對應與123個多路選擇器M0～M122的第二輸入端連接，該127個多路選擇器M0～M126的使能端連接在一起，由加擾使能來控制該127個多路選擇器M0～M126的工作，該127個D觸發器D0～D126的時鐘端連接在一起，由STM-4的並行時鐘來控制。
7.如權利要求2所述的擾碼生成裝置，其特徵在於當M為127，所需加/解擾的數據為STM-1，即N為1時，該移位寄存器的位寬L為127，該移位寄存器包括127個D觸發器D0～D126和127個多路選擇器M0～M126，該127個多路選擇器M0～M126的輸出端分別對應與127個D觸發器D0～D126的輸入端連接，該127個D觸發器D0～D126的輸出端分別對應與127個多路選擇器M0～M126的第一輸入端連接，該D觸發器D0的輸出端與多路選擇器M126的第二輸入端連接，該126個D觸發器D1～D126的輸出端還分別對應與126個多路選擇器M0～M125的第二輸入端連接，該127個多路選擇器M0～M126的使能端連接在一起，由加擾使能來控制該127個多路選擇器M0～M126的工作，該127個D觸發器D0～D126的時鐘端連接在一起，由STM-1的並行時鐘來控制。
8.如權利要求2至7任一項所述的擾碼生成裝置，其特徵在於所述D觸發器均帶有置位功能。
9.如權利要求2至7任一項所述的擾碼生成裝置，其特徵在於所述D觸發器也可為由RS觸發器或JK觸發器變換成具D觸發器功能的模塊。
10.如權利要求2至7任一項所述的擾碼生成裝置，其特徵在於所述多路選擇器均為2選1選擇器。
全文摘要
本發明涉及一種擾碼生成裝置，其採用一個位寬為L的移位寄存器，其中L＝M×X，M為擾碼序列的生成多項式對應的擾碼序列周期，X的取值必須滿足L大於或等於N，N為所需加/解擾的數據的位寬，M、N和X均為正整數。本發明的擾碼生成裝置對於不同字節數據位寬的信號進行加擾和解擾不必重新推導，很容易使邏輯工作時鐘工作在很高的頻率上。
文檔編號H04J3/06GK101018097SQ200610033500
公開日2007年8月15日 申請日期2006年2月7日 優先權日2006年2月7日
發明者蘇文彪 申請人:華為技術有限公司