具有點對點請求互連的存儲器系統的製作方法

2023-08-13 22:31:41

本申請是為國際申請號為PCT/US2008/004790、國際申請日為2008年04月11日、中國國家階段申請號為200880011660.2的發明專利申請的分案申請。
技術領域：
本發明涉及半導體存儲器技術以及半導體存儲器技術的相關使用。
背景技術：
：在過去的十年中，半導體存儲器設備的設計和製造技術已經有了快速的發展。例如，在動態隨機訪問存儲器(DRAM)中，單個DRAM晶片中所存儲的數據的比特數大致以每三年4倍遞增。這已使得存儲器系統的尺寸根據相同的速度成倍增加。在每一代新的更高密度的DRAM使系統中，所需的獨立存儲晶片的數目減少一半。存儲器系統中獨立DRAM晶片越少(但密度更高)，將會使系統中可用於數據傳輸的針腳總數目越少。可用於接收和傳輸信息的針腳數目的減少縮小了存儲器系統的帶寬。也就是，雖然對於存儲器晶片的內部，每個周期可以訪問大量的比特，但在任何給定的時間間隔內，只有少量百分比的數據能夠跨越設備的邊界進入外部環境。然而，現今先進的計算系統和微處理器需要存儲器系統提供越來越大的數據帶寬。這已致使存儲器行業更加協同努力以尋求解決帶寬瓶頸的設計方案。一類提高存儲器系統的數據帶寬的方法集中在設計高速接口結構上。在美國專利號5,319,755(Farmvald等人)和5,430,676(Ware等人)中描述了基於快速高效的接口技術的存儲器子系統，它採用了許多創新的數據傳輸技術。其他的方法較多集中在存儲器設備的內部電路上，用於提高數據傳輸率。附圖說明公開的主題將通過實施方式來示出，但不是以實施方式來限制，在附圖中，相同標記指示相似的元件，其中：圖1示出了具有按第一種配置方式耦合到存儲器的控制器的系統。圖2示出了按第二種配置方式的圖1的系統。圖3示出了按第三種配置方式的圖1的系統。圖4示出了具有按第四種配置方式耦合到存儲器的控制器的系統。圖5示出了按第五種配置方式的圖4的系統。圖6示出了按第六種配置方式的圖4的系統。圖7描述了在圖1至圖6的系統中使用的存儲器的簡化示意圖，在該示意圖中提供了寫數據通路路由器的細節。圖8描述了用於圖7的存儲器的讀數據通路路由器的簡化示意圖。圖9是按基本配置方式的一個未緩存模塊的實施方式的圖表。圖10是按升級配置方式的一個未緩存模塊的實施方式的圖表。圖11A是在圖9-10的系統中使用的未緩存模塊的圖表。圖11B示出將DDR3、GDDR3/4、XDR之間的請求(RQ)串行化與根據此處所述的一個實施方式中所使用的串行化相比較的時序圖。圖11C示出了採用根據此處所述的一個實施方式的控制器的可選系統。圖11D示出了根據此處所述的一個實施方式而可用的一種可能的定時和信令方法。圖12是示出根據本說明書一個實施方式的、按第一種操作模式的存儲器系統1200的方框圖。圖13是示出根據一個實施方式的、按第二種操作模式的存儲器系統1250的方框圖。圖14是示出根據本說明書一個實施方式的、按多種操作模式操作存儲器系統的方法的流程圖。圖15是示出根據本說明書另一個實施方式的、按第一種操作模式的存儲器系統1500的方框圖。圖16是示出按第二種操作模式的存儲器系統的方框圖。圖17是示出一種按多種操作模式操作存儲器系統的方法的流程圖。圖18是示出具有「一點對兩點」CA鏈路拓撲的存儲器系統的方框圖。圖19描繪了根據一個實施方式的存儲器系統1900，它包括連接到單個IC存儲器設備(例如DRAM模片)1910上的IC存儲器控制器1905。圖20示出了時序圖2000，其中4個讀事務被指向位於圖19的存儲器1910的四個元組(fourquad)BLKA0、BLKA1、BLKB0和BLKB1中的每一個中的存儲體上。圖21描繪了雙設備存儲器系統2100，其中圖19的控制器1905被配置為與兩個存儲器設備1905通信，以便兩倍於系統1900的存儲容量，同時保持相同數目的存儲體和相同的訪問粒度。圖22示出了時序圖2200，其中4個讀事務被指向四個元組BLKA0、BLKA1、BLKB0和BLKB1中的每一個中的存儲體上，該元組位於圖21的系統2100上的兩個存儲器設備(例如DRAM)1910的每一個中。圖23描繪了四設備存儲器系統2300，其中圖19的控制器1905被配置為與4個存儲器設備1905通信，以便四倍於系統1900的存儲容量，同時，通常對於片2105和控制器1905，保持相同數目的邏輯存儲體和相同的訪問粒度。圖24描繪了根據一個實施方式的集成存儲器設備1910，它包括全部的接口埠和主要的內部電路塊。圖25描繪了根據另一個實施方式的存儲器系統2500。圖26詳細描述了圖25的系統2500的埠，兩個控制器側的數據接口2605和2610，以及兩個存儲器設備側的數據接口2615和2620。圖27描繪了在回送模式(loop-backmode)中用於「偶」寫鏈路的配置處理。存儲器設備側上的接口2620中的多路復用器2660從接口2615的解串行化器2662中選擇輸出。圖28描繪了根據一個實施方式的存儲器系統，其中印刷電路板2800支持存儲器控制器2805、存儲器模塊2810和三個連續模塊2815。圖29描繪了按雙模塊配置方式或模式的在圖28中介紹的存儲器系統。圖30描繪了與圖28和29相關的存儲器系統，但這裡是按完全組裝的四模塊配置方式。具體實施方式概述這裡公開了一種具有多個請求(RQ)埠的改進的存儲器設備和系統。在這些實施方式中，通過使用相似的點對點拓撲和信令速率使RQ帶寬與數據(DQ)帶寬成比例，同時允許容量與結構成比例以用於維持較低或常數的訪問粒度。對附圖的描述著力於示出對通信的路由和以及對設備的操作，但通常省略細節的圖示，以免將混淆對所示實施方式的說明以及影響對所示實施方式的理解。術語和示出符號「點對點」：出於說明的目的，術語「點對點」通常指的是兩點之間的專用通信信道，例如控制器到存儲器。通常，點對點信號將直接在兩點之間傳播，而不需要中間有效元件。然而，在某些情況下，緩衝器和/或變換器，或其他項也會出現在信令通路上。這通常與共享通信信道形成對比，這種共享的通信信道例如是多分支總線，其他的有效元件在其上共享同一信道，例如，對於與一個第一存儲器會話的控制器，其信號必須要經過一個第二存儲器。「埠」：為了說明的目的，術語「埠」通常指的是一個或多個信令導線，用於傳輸邏輯上關聯的信息組。例如，如果一個傳輸單位包括兩個使用單端信令來連續傳輸的符號，那麼在這個實例中的一個埠就可以使用單根導線或印刷電路板(PCB)跡線等等物理地實現。如果相同的傳輸單位使用差分信令來發送，那麼一個埠就可以使用兩根導線或PCB跡線等等來物理地實現。在一個請求(RQ)分組的存儲器上下文中，一個埠為所有必需的命令和地址(CA或C/A)信息提供了足夠的信令導線，用以描述使用中的、基於信令方法學、符號編碼和串行化/解串行化的請求。對於DQ分組和埠的意義是相似的。值得注意的是，如果多導線編碼機制被用於傳輸，則可能會使某些導線在給定晶片和/或電路上以特定的物理實現方式跨多個埠而被共享。圖中所示的埠的數目：由於可重新配置的存儲器控制器和存儲器設備以及相關系統是此處所述實施方式的重點，因此在圖中示出用於給定功能(例如RQ或DQ)的埠的數目就會變得更方便了。例如，在圖1中，存儲器設備102A以RQ4×1和DQ4×8來示出。這裡表示了包括4個單鏈路RQ埠和4個八鏈路DQ埠的配置。與圖3相比，相同的存儲器設備102A以RQ1×1和DQ1×8來示出，其表示了包括一個單鏈路RQ埠和一個八鏈路DQ埠的配置。圖7和隨後的文本，如下，提供了用於圖1至圖6所示的存儲器設備102A-D的單一實現的上下文。在某些實施方式中，使用中的埠數目可以與物理埠數目不同。在給出的實施方式中所給出的附圖標記是用於物理埠還是用於將加以使用的物理埠的子集，將會在上下文中更清楚。「請求」或「RQ」：當用於本說明書的存儲器上下文中時，術語請求(RQ)對於命令和地址(C/A)來說是可互換的。相似的，C/A對於RQ來說也是可互換地加以使用。示例系統圖1至圖3通過對示意性系統100的討論，示出了這種可變配置的點對點體系結構的容量縮放能力。圖1示出了根據第一配置的系統100。在該配置中，控制器101與存儲器設備102A耦合通信。控制器101具有4個單鏈路請求埠RQ，並且對於每個請求埠都具有一個八鏈路數據埠DQ。在該第一配置中，控制器101上所有的RQ埠(4個單鏈路埠，或4×1)和所有的DQ埠(4個八鏈路埠，或4×8)與一個存儲器設備102A耦合通信。如上所討論的，物理布線或通信拓撲是專門實現的。例如，如果系統採用了32符號請求分組，那麼4個RQ埠中的每一個都將在每個時間周期中接收不同的分組。在這種配置中，每個請求埠都耦合到存儲器設備內部的不同的存儲陣列上。見圖7的論述，如下，更多地用於存儲器設備102A上。用於存儲陣列的可選零件可以是四象限(元組)或分區。存儲陣列自身可以被劃分為多個存儲體。在全部的這些實例中，除非有特別指出，都假設計算每個鏈路的32個符號的脈衝長度或預取。考慮某些實施方式對高速RQ埠有利的使用是有益的，該RQ埠可能僅僅是一個鏈路(例如用於單端信令的一個導線或用於差分信令的兩個導線)。在這種實施方式中，如果RQ鏈路運行在或接近於DQ鏈路的速度，就會使與每個RQ埠相關的較少導線需要路由器。例如，在存儲器系統中，存在12個單端導線或鏈路，用於向存儲器設備提供請求(命令和地址)信息。每個請求分組為24位，跨12個鏈路在每個分組中的2個符號中發送。(見圖11B的討論，如下，用於採樣時序圖)。在本說明書的專用名詞中，這些12個單端導線或鏈路，將會被認為是一個RQ埠。相反，根據這些實施方式，RQ鏈路可使用一個或多個差分導線對來實現，其用於以DQ鏈路(例如32符號或RQ分組)相同的速度傳送請求分組。在這些實施方式中，圖1將只需要4個差分導線對(總共8根導線)，用來將控制器101的全部4個RQ埠耦合到存儲器設備102A的RQ埠上。根據所描述的實施方式，每個RQ鏈路的比特率等於每個DQ鏈路的比特率，所以一個RQ鏈路可以發送獨立的32位元組的讀或寫請求(每個RQ鏈路上有32個符號×8個DQ鏈路)。如果4個連續的請求通過4個RQ埠中的每一個埠來發送，那麼每個分組時間上訪問的數據字節的總數將會是4×32位元組，或128位元組。圖2示出了具有雙設備配置的系統100，其中控制器101與存儲器設備102A和102B耦合在一起。控制器101具有耦合到每個存儲器設備102A上的兩個RQ埠，每個存儲器設備102A被配置為包括兩個單鏈路RQ埠(例如2×1)。控制器101上的DQ埠被相似地分割開，兩個用於存儲器設備102A，兩個用於存儲器設備102B，或者對於每個存儲器設備使用16個數據鏈路。為了容納這些分割的埠，每個存儲器設備被配置為用來提供2個單鏈路請求埠(2×1)。結果，每個分組時間內，訪問每個存儲器設備102A(或存儲器設備102B)的數據字節的總數被縮短一半到2×32位元組，或64位元組。控制器101將對每個通過RQ埠發送的請求分組增加附加的尋址信息，例如1位，這是因為控制器101需要尋址雙倍於圖1那樣的存儲器設備容量，但是現在，每個分組時間內每個存儲器設備的數據字節總數只有一半。見圖7的論述，如下，可見設備中的4個存儲陣列怎樣被劃分為奇偶群組。在一個實施方式中，RQ分組的大小保持固定，例如32個符號，而無關於該附加的尋址信息。由於圖1至圖3的實施方式集中於容量的可變性上，因此DQ分組長度保持固定。圖3示出了根據第三配置的系統100。在該配置中，控制器101與存儲器設備102A-D耦合在一起。在控制器101上的4個RQ埠中，一個耦合到存儲器設備102A-D的每一個上。相似的，在4個DQ埠中，一個(8個數據鏈路)耦合到存儲器設備102A-D的每一個上。結果，每個分組時間訪問每個存儲器設備102A-D的數據字節的總數比圖2縮短一半，到1×32位元組，或總數為32位元組。這裡，控制器還將為每個RQ分組增加比圖2中使用的更多的尋址信息，例如多於1位，同時維持RQ分組的大小不變，這是因為控制器101需要尋址雙倍於圖1-圖2那樣的存儲器設備容量，但是現在，每個分組時間內每個存儲器設備只有32數據字節。在這種配置中每個存儲器設備的請求接口包括一個單鏈路埠。這樣在該第三配置方式中，4個RQ分組的每一個都去往不同的存儲器設備，每個存儲器設備102A-D具有8個DQ鏈路，其根據該尋址信息路由到設備中的合適的存儲陣列上。實際上，圖2中的存儲容量雙倍於圖1，在圖3中再加倍，同時對於數據DQ和請求RQ鏈路來說，點對點連接的數目維持一致，其中這些鏈路在存儲器控制器101和附加的存儲器設備之間延伸。從存儲器控制器的透視中還可獲得益處，事務的粒度對於1個、2個或是4個存儲器設備都是相同的。這樣，系統100的存儲容量能夠成比例，同時維持點對點連接的使用以及每個埠訪問粒度不變。描述了基本拓撲和元件的布局，現在將更詳細地描述系統100及其功能性方面。在一個實施方式中，系統100是計算機系統，例如，伺服器計算機、視頻遊戲操縱臺或者個人計算機；印刷電路板；多晶片模塊或分組上/內系統。控制器101是具有存儲器控制器的集成電路，例如CPU，GPU，北橋，南橋等等。例如，在一個實施方式中，系統100可以是遊戲操縱臺系統，控制101可以是經修改的IBM蜂窩寬帶引擎。遊戲操縱臺系統可以具有與存儲器設備102A相同類型的固定數目的存儲器設備，例如圖2中的兩個設備。除了圖1至圖3之外其他數目的存儲器設備也可以由單個控制器來支持，只需適當地調整控制器101上的RQ/DQ埠數目。見例如圖11的論述，如下。存儲器設備102A-D可以是具有適當的與控制器通信的任意讀/寫存儲器，例如，RAM，DRAM，非易失性存儲器，SRAM－或者甚至是只讀模式中的ROM－也可以使用。存儲器設備102A-D或者直接耦合到系統100上，例如被焊接到印刷電路板(PCB)上，或者是可移動的模塊，例如DIMM，SIMM等等。見圖9的論述，如下，用於使用模塊的一個實施方式。總結而言，不同的實施方式提供了一種採用一個控制器(例如控制器101)的方式，該控制器支持大範圍的存儲容量(實例中的一個至四個存儲器設備)，同時維持RQ和DQ埠的點對點路由。全部的存儲器設備102A-D都以點對點的方式耦合到控制器上。在這些實施方式中，存儲器設備102A-D在DQ寬度上是可編程的並且具有可配置的請求邏輯。可編程性和可重新配置性能夠基於存儲器設備或模塊的存在或不存在來自動檢測，它們通過一個或多個可熔斷(fusable)、可擦寫或電可編程寄存器來編程，通過系統100上的跳線來設置，由請求分組信息和/或其他裝置來控制。在一種類型的存儲器設備，例如存儲器設備102A能夠按非常不同的配置方式來使用的情況下，這些實施方式都能呈現出優點。控制器101還可以按另一種配置組合在可縮放的訪問粒度中使用。目前為止，在這三個討論過的與圖1－圖3相關的配置中，每個RQ埠的訪問粒度維持在常數32位元組上。這一結果可以從下面的假設中得出，32個符號/DQ鏈路/請求×8DQ鏈路/RQ埠。控制器101還可以用於允許粒度可縮放的配置中，這一配置將結合圖4－圖6來描述。圖4示出了根據第四配置方式的系統400。系統400使用不同的配置來提供粒度的可縮放性。在該第四配置中，控制器101耦合到存儲器設備102A。尤其是，在此第一配置中，控制器101中的四個RQ埠中只有一個(1/4)被使用。再次，在每次對注釋的討論中，如上，控制器101和存儲器設備102A上的埠的實際數目可以是不同的。相關點是在該配置中使用的數目。下面通過圖4－圖6的實例，單一存儲器設備102A對各種不同的控制器配置的適應性將變得顯而易見。值得注意的是，圖4中每個請求分組中的地址長度將比用於如圖1所配置的系統100的地址信息更短。這是因為具有較大訪問粒度的同樣的存儲器具有較少的可尋址位置。然而，請求分組的格式在所有這些配置中仍舊可以是常數大小。在如圖5所示的第五配置中，系統400具有控制器101和存儲器設備102A，其中控制器101使用該控制器101上的4個RQ埠中的2個(2/4)來耦合到存儲器設備102A上。在圖6的該第六配置中，兩個設備上都使用了全部的4個RQ埠(4/4)。使用該實例，如圖4所示，在第四配置中訪問粒度是128位元組。該結果可從下面的假設中得出：32個符號/DQ鏈路/請求×32DQ鏈路/RQ信道。訪問粒度在圖5和圖6中分別是64位元組和32位元組，這是因為與每個請求信道相關的DQ鏈路的數目分別是16和8。這樣系統400就允許系統設計者為所期待的訪問粒度分配所需的最小RQ鏈路。在一個實施方式中，對於所期待的訪問粒度，只有期望的請求鏈路的數目在控制器101上實現。存儲器設備102A可被編程為期望數目的獨立的請求信道。特別的，遊戲操縱臺的製造者希望128位元組的訪問粒度，而桌面和伺服器計算機系統的製造者希望32位元組的訪問粒度。因此，每個製造商可能只為他們所期待的訪問粒度設置實際數目的外部請求埠；然而，相同的存儲器設備102A可以按極大不同的配置方式來使用。例如，節省控制器針腳和/或減少成本的期望可能是請求埠的數目為何會在控制器101上改變的原因。如所討論的存儲器設備102A將包括一個或多個存儲陣列，有時被稱為四象限、分區或扇區或甚至存儲體。每個存儲陣列都能夠解碼獨立的訪問(例如，讀取)請求。存儲器設備102A中的請求路由器可被配置為對所有的存儲陣列廣播相同的請求，對每個存儲陣列發送唯一的請求，和/或這些或其他選項的組合，以使得存儲陣列有效使用。這將與圖7－8中的實例一起來進一步描述。另外，每個存儲陣列都使用微線程，並且可由較小的存儲器單元陣列來組成。在隨後的實例中，存儲陣列被分為4個獨立的可尋址「元組」，每個元組都包括4個存儲體。圖7描述了在圖1至圖6的系統中使用的存儲器102A的簡化示意圖。圖7的元件將隨著它們的使用來進行描述。存儲器設備102A包括4個存儲陣列700A-D。在可選配置中也可以使用更多的陣列。每個存儲陣列700A-D都可以進行獨立的操作。存儲陣列耦合到請求路由器702、寫數據通路路由器704和讀數據通路路由器706上。為了清楚簡潔，讀數據通路路由器706未在圖7中詳細示出。圖8給出了讀數據通路路由器706的細節。圖7的其餘論述中，將省略讀數據通路路由器706的細節，可以理解其操作和功能性平行於寫數據通路路由器704。請求路由器702和寫數據通路路由器704分別接收選擇信號：RQ配置選擇710和DQ寬度選擇708。它們可以是不同的信號，也可以是相同的信號。信號可以來自於存儲器設備102A，例如來自設置、跳線、信號、導線等等，或者信號也可以在存儲器設備102A上計算，例如通過使用寄存器、邏輯等等的組合。這兩種情況下RQ配置選擇710都控制所使用的C/A埠的數目，而DQ寬度選擇708都控制設備的寬度和所使用的DQ埠的數目。在具有4個存儲陣列700A-D的實例中，選擇信號從0到2變化。特別的，如果RQ配置選擇710是0，那麼只有1個請求埠RQ0會被使用；如果是1，那麼有2個請求埠RQ0和RQ1會被使用；如果是2，那麼全部的4個請求埠RQ[3:0]都會被使用。以相似的方式，DQ寬度選擇708改變存儲器設備的寬度：如果是0，那麼1個DQ埠被使用(鏈路DQ[7:0])；如果是1，那麼2個DQ埠被使用(鏈路DQ[7:0]和DQ[15:8])；如果是2，那麼4個DQ埠被使用(鏈路DQ[7:0]，DQ[15:8]，DQ[23:16]和DQ[31:24])。在另一個實施方式中，縮放比例可以是x1，x2，x4，x8，x16和x32。其他的縮放比例係數也是可以的。為了清楚起見，省略了用於存儲陣列700A-D的寫使能信號。參見如美國專利公開號2004/0221106的圖18－圖20，以及所附的論述在可配置點對點拓撲中，在模塊電平上用於路由存儲器設備信號的寫使能的正文。改變RQ配置選擇710和DQ寬度選擇708的值，就將存儲器設備102A切換到可以在不同配置下操作，這些配置如結合圖1－圖6所描述。選擇716A-H是使用RQ配置選擇710和DQ寬度選擇708的值的邏輯，用以完成請求路由器702和寫數據通路路由器704內部的信號路由。在一個實施方式中，選擇716A-H使用多路復用器來實現。在這種配置中，RQ配置選擇710和DQ寬度選擇708可以是兩個導線，用以向多路復用器提供輸入。存儲器設備102A的其他元件簡要的示出以供參考。特別是在請求側，在串並行轉換器712A-D和存儲器請求控制器714A-D(在圖中縮寫為CTL)之前使用緩存。存儲器請求控制器714A-D耦合到請求路由器702上。存儲器請求控制器714A-D(標為CTL0到CTL3)接收解串行化命令和地址信息，對其解碼，並生成地址和控制信號從而與存儲陣列700A-D連結。存儲器請求控制器714A-D可包括狀態機、寄存器、解碼器、序列發生器等等。實施方式示出了存儲器請求控制器714A-D位於請求路由器702之前。存儲器請求控制器714A-D還可選擇的位於請求路由器702的後面。在那樣的實施方式中，請求路由器將會路由經過解串行化但未經解碼的請求信息。請求路由器702的功能性獨立於待路由的特定信息。在DQ側，位於串並行轉換器720A-D之前的緩存從存儲器設備102A的外部接收輸入，並串行轉換器722A-D耦合到這些緩存上並將來自存儲器的輸出發送到外部。串行化器720A-D和解串行化器722A-D耦合到各自的數據通路模塊718A-D上。數據通路模塊718A-D耦合到寫數據通路路由器704(以及讀數據通路路由器706)。數據通路模塊718A-D(在圖中縮寫為DP)都支持讀和寫。在某些實施方式中，數據通路模塊718A-D具有單獨的讀和寫通路。對於寫，數據通路模塊718A-D執行寫數據的變形(例如比特反轉、誤差校正、屏蔽字節的替換、屏蔽鍵比較等等)，並向存儲陣列700A-D生成或傳輸寫數據和寫使能信號。對於讀，隨著讀數據從存儲陣列700A-D前進到串行化器，數據通路模塊718A-D執行任意必要的讀數據的變形(例如比特反轉、誤差校正、奇偶生成、等待時間的改變等等)。如結合存儲器請求控制器714A-D所討論的，數據通路模塊718A-D可以位於寫數據通路路由器704/讀數據通路路由器706的之後或之前，並且這些路由器的功能性獨立於待路由的特定信息。圖8描述了用於圖7的存儲器設備102A的讀數據通路路由器706的簡化示意圖。特別是關注於與圖7相比所不同的元件，現在詳細示出讀數據通路路由器706，其包括用於實現路由功能性的選擇器816A-D。在該實施方式中提供兩個讀選擇來控制選擇器816A-B：讀CH0選擇802和讀CH1選擇804。這兩個值是用於DQ寬度選擇708和地址解碼的電流設定的函數。參見，例如美國專利公開號2004/0221106的圖18－圖20，以及所附的論述在可配置點對點拓撲中，在模塊電平上用於路由存儲器設備信號的地址解碼的正文。在某些實施方式中，請求埠的使用可被及時的多路復用，以便在不同的存儲陣列上交錯請求。例如，如果一個請求正在被使用，及時的交錯C/A信息，從而向設備中的每個存儲陣列提供不同的C/A信息，而非將相同的分組發送到全部4個存儲陣列上。儘管示出了寫數據通路路由器704和讀數據通路路由器706的一個實施方式，也可以為靈活使用存儲陣列700A-D來提供其他的路由實施方式。例如，能夠基於動態路由選擇將任意輸入埠路由到任意輸出埠的全交叉開關也可以使用。在這些實施方式中的路由選擇可以從輸入針腳、熔線、寄存器設定、地址位和/或請求分組的欄位、其他信號和/或這些選項的某個組合進行解碼。與存儲器模塊一起使用圖1－圖6的討論涉及到採用了支持各種實施方式的存儲器設備和控制器的系統配置，其主要關注於直接耦合到單個存儲器設備上的控制器，如與存儲器模塊上的存儲器設備相對。使用例如DIMM、SIMM和/或其他類型存儲器模塊的實施方式也是可以的。這些實施方式具有兩個主要特點：未緩存和已緩存。圖9示出了未緩存模塊的實施方式。圖9是根據基礎配置方式的未緩存模塊的實施方式的圖表。升級的配置方式將結合圖10來考慮，如下。圖9示出了具有控制器902和插槽903A-B的系統900，這些插槽用以接受存儲器模塊和連續性模塊。在該基礎配置中，存儲器模塊706A示出於插槽903A中，連續性模塊720A示出於插槽903B中。連續性模塊也可被稱為短接模塊。所示的控制器902的部分具有兩個部分904A-B，這些部分也可以被稱作存儲信道。控制器902的實現不需要物理上獨立的兩個部分，例如，它們可以混合在一起。在圖中未示出的是平行的系統900的「下半部」，在那裡控制器902具有兩個額外的部分、退信通路和插槽，以用於兩個額外的存儲器模塊或連續性模塊。部分904A的操作將會論述；部分904B按相同方式操作。未示出的下半部分也按相同方式操作。考慮到系統900的容量和其他特徵，還將考慮存儲器模塊、存儲器設備等等的作用。兩個部分904A-B的操作是獨立的還是「彼此緊跟」(例如在部分904A和部分904B中對於DQ埠的獨立請求信息或公共的相同的請求信息)是一種實現方式的判定。另外，實心圈標識出激活的通信埠。在這種單模式配置中，部分904A耦合到存儲器模塊906A和連續性模塊920A上。連續性模塊920A有時被稱為短接模塊，其插入在系統900的基本配置中用以提供「返回到」存儲器模塊906A的點對點連接。可選的實施方式不使用連續性模塊，而是使用其他的方式來提供返回到存儲器模塊906A的點對點拓撲。存儲器模塊906A包括存儲器設備908A-D。其中每一個設備都具有存儲器設備102A的一般設計，這已經在如上結合圖7－8詳細討論過；然而，在這個實例中，存儲器設備908A-D只有2個請求埠和2個八鏈路DQ埠。從控制器902到存儲器908A-D的所有連結都是點對點的。在基礎配置中，在部分904A中，兩個與模塊906A通信的請求埠被直接耦合到每個存儲器設備908A-B上的各自的請求埠。部分904A上的其他兩個請求埠通過連續性模塊920A與存儲器設備908A-B通信，連接到每個存儲器上的一個請求埠。DQ配置除了以8個鏈路為一束之外，其他都是類似的。為了清楚簡潔，省略模塊906A-B上的RQ和DQ埠的特殊模塊上路由。圖10是描述按升級配置方式未緩存模塊的實施方式的圖表。它與圖9相似，然而連續性模塊920A已經從插槽903B中移走，取而代之的是具有存儲器設備908E-H的存儲器模塊906B(所有的這些設備的設計都與存儲器設備908A-D相同)。如所示的，全部的存儲器設備908A-H都只使用1個RQ埠和1個八鏈路DQ埠。這與圖1和圖2之間的差異是正好類似的。在圖10中，以虛線所畫出的開放環顯示出未激活的通信埠。特別的，存儲器模塊906A和存儲器模塊906B之間的虛線表示，用於返回到存儲器模塊906A的通路的那些請求鏈路對於由部分904A所驅動的存儲器信道來說不是激活的。假設系統900需要至少一個加載的插槽以用於每個「半」控制器902(例如，最少2個模塊，因為這是一個4插槽系統)，兩個配置可以如表1所列。系統屬性基本(圖9)升級(圖10)存儲器模塊24連續性模塊20每個模塊上的設備44存儲器設備C/A寬度21存儲器設備DQ寬度168存儲器設備的總數816C/A帶寬(和DQ帶寬)×Gbps×Gbps容量YGB2YGB訪問粒度Z字節Z字節表1表1中使用的單位只是用於參考的目的，也可以使用更適於X，Y和Z的特定值的其他單位。如所示的，該系統900以模塊化形式在容量上獲得優勢。某些觀點來自如下討論；●每個部分的RQ埠數目可逐漸增加到每個部分的DQ鏈路數目(例如用於支持高容量配置)。●系統中的存儲器設備的最大數目受到未緩存模塊情況下的RQ埠數目的限制，這是因為所有的存儲器設備都經由點對點的RQ和DQ鏈路工作。●使用經緩存的模塊(未示出)可以允許在每個緩存之後為每個RQ或DQ埠增加額外的模塊。圖11A是用於圖9－10的系統的未緩存模塊的圖表。更加詳細的示出存儲器模塊906A。圖11是圖9的基本配置的示意，RQ和DQ埠的特定路由是顯而易見的。在圖10的升級配置中，不使用存儲器模塊906A右手側上的通信信道。對照時序圖圖11B示出了將DDR3、GDDR3/4、XDR之間的請求(RQ)串行化與根據這裡所述的一個實施方式所使用的串行化相比較的時序圖。該時序圖還示出了根據幾種已知的方法的數據DQ的串行化。標為「TBI」的下部分示出了根據這裡所述的實施方式為RQ和DQ提出的串行化。在該實例中，使用16Gbps(每秒十億比特)數據速率來傳輸請求和數據。如最右邊一列所示，在該實施方式中，一個RQ分組包括32位。可選的系統圖圖11C示出了採用根據這裡所述的一個實施方式的控制器的可選系統。標為控制器的項目由多個標為PHY的部分構成，其具有通過2個C/A埠和2個DQ埠耦合到該控制器的存儲器設備(以標識Mem示出)。圖11C是值得注意的，因為它示出了怎樣在大規模系統中使用可縮放粒度的存儲器設備102A和控制器101。所示出的控制器能夠向每個存儲器發布1個或2個請求，直到對該存儲器系統發布32個並發的請求。圖11C示出了1個具有64位元組訪問粒度的TBps(每秒千G比特)存儲器系統。然而，32位元組的訪問粒度也是可以的，通過將控制器上每個部分所使用的請求埠的數目提高到4個，也能達到128位元組；然而，存儲器設備的類型不需要改變，而只需要改變存儲器設備的配置，例如通過結合圖7－8討論的配置選擇，如上所述。圖11C和圖9－10的一個區別在於系統900採用了來自控制器的RQ和DQ埠的點對點路由，經過空插槽(例如使用連續性模塊)用以擴展容量。這就需要存儲器模塊包含RQ和DQ埠的某些路由，以便控制可能的不同模塊拓撲。在圖11C中，為了擴展所使用的存儲器模塊，它們被便利的插入到存儲器設備中，例如不使用連續性模塊。定時和信令圖11D示出了根據這裡所述的一個實施方式可使用的定時和信令方法。控制器(例如101或902)和存儲器設備(例如102A-D和908A-H)可以使用完全差分的信令，但其他的定時和信令方法也是可以的。該實例使用只有導線的時鐘分布。圖1－圖11D的實施方式通過對請求和數據使用相同或相似的點對點拓撲和信令速率，使得請求帶寬按數據帶寬成比例縮放，同時使得容量按配置成比例縮放，以用於保持較低或常數的訪問粒度。為了獲得關於容量和粒度縮放的最大靈活性，獨立控制的存儲陣列部分的數目大於或等於實施的請求信道的數目是有益的。然而，雖然有許多可能的方式來在系統中使用具有這種程度的配置靈活性的存儲器設備，但在這裡已經描述的只是幾個可能的實施方式。一種配置是在存儲器上具有4個存儲陣列的4個RQ埠。它們按順序生成如下的公共配置：1個RQ埠驅動所有的存儲陣列；2個RQ埠，其中1個驅動「偶數」存儲陣列另一個驅動「奇數」存儲陣列；4個RQ埠中的每一個都獨立的驅動1個存儲陣列。RQ埠的數目可根據數據通路的寬度來改變，以便使每個請求埠得到固定的訪問粒度。在某些實施方式中，存儲器系統能夠支持微線程，使得控制器獨立的尋址存儲器設備核心的不同部分。具有常數請求訪問和數據粒度的實施方式結合圖1－圖11D描述的方法可以適用於各種應用方式，以使得存儲器控制器容納各種數目和類型的存儲器模片和/或存儲器模塊。存儲器控制器支持靈活的、針腳有效的請求接口，以提供高速的、點對點請求鏈路，並且可被一個存儲器設備或模塊使用，或可在多個設備或多個模塊中共享，同時保持請求和數據訪問粒度。某些實施方式支持可調的請求分組信令速率，所選擇的速率取決於給定存儲器系統中存儲器模塊或設備的數目，和/或各存儲器模塊上駐留了多少存儲器設備。例如，在雙設備模式中，存儲器控制器通過各請求埠以相同的信令速率，將請求分組傳送到兩個存儲器設備。這兩個存儲器設備可以駐留在同一模塊或不同模塊上。在單設備模式中，存儲器控制器通過全部兩個接口以低於雙模塊模式中所使用的信令速率(例如一半)的信令速率，將請求分組傳送到一個存儲器設備。根據各種實施方式的存儲器系統可以包括在存儲器控制器和一個或多個存儲器設備之間耦合的緩存。緩存可駐留在存儲器模塊上，在該模塊上駐留了第一儲器設備和第二存儲器設備兩者。圖12是示出根據本說明書一個實施方式，按第一操作模式的存儲器系統1200的方框圖。存儲器系統1200包括至少一個存儲器模塊1202、一個存儲器控制器1220和一個通信信道1230，該信道將存儲器模塊1202耦合到該存儲器控制器1220。在一個實施方式中，通信信道1230包括形成一個或多個數據(DQ)埠的DQ鏈路(例如，DQ1鏈路，DQ2鏈路)，以及形成一個或多個命令/地址(CA)埠的CA鏈路(例如，CA1鏈路，CA2鏈路)。例如，DQ線和CA線可以採用電路板(例如主板)上或內部的信號跡線來形成，控制器1220和存儲器模塊1202固定於其上。存儲器模塊1202可包括一個或多個存儲器設備，例如存儲器設備1204和1206，用於將該存儲器模塊1202耦合到通信信道1230中的DQ和CA鏈路上的連接器1218，以及用於將存儲器設備1204和1206耦合到各自的一個DQ和CA埠的導線或跡線1219。導線1219例如可以是形成在印刷電路板上的導線圖案，存儲器設備1204和1206固定在該電路板上。儘管只有兩個存儲器設備1204和1206在圖12中示出，但實際上，存儲器系統1200可以包括更多或更少的存儲器設備，這些存儲器設備駐留在同一或不同的存儲器模塊上。而且，儘管存儲器設備1204和1206以駐留在同一存儲器模塊1202上來示出，但下面關於存儲器系統1200的論述也用於存儲器設備1204和1206駐留在不同存儲器模塊上的情形。例如，存儲器模塊1202可以是DIMM(雙內嵌存儲器模塊)，存儲器設備1204和1206可以是SDRAM(同步動態隨機訪問存儲器)，但是也可以使用不同類型的存儲器設備和存儲器模塊。存儲器設備1204包括存儲器單元1210和接口電路1212，它還可以包括控制寄存器(未示出)。同樣地，存儲器設備1206包括存儲器單元1214和接口電路1216，它也可以包括控制寄存器(未示出)。接口電路1212和1216包括輸入/輸出針腳1232和1234，它們耦合到導線1219用於輸入和輸出DQ和CA信號。例如，輸入/輸出針腳1232中的第一組連接到CA1和DQ1，輸入/輸出針腳1234的第二組連接到CA2和DQ2。存儲器控制器1220包括存儲器請求生成器1224、操作模式寄存器1226和控制器邏輯1222。存儲器請求生成器1224相應於存儲器設備1204和1206的存儲器單元1210和1214的某些位置，生成存儲器讀或寫請求。控制器邏輯1222相應於存儲器單元1210、1214的特殊位置，生成控制和地址(CA，C/A或RQ)信號。CA信號可包括對存儲器模塊1202的讀或寫命令。存儲器控制器1220和這樣的存儲器系統1200能夠在至少2個操作模式下操作，用以生成具有不同CA信令速率的CA信號。在生成CA信號中，控制器邏輯1222例如基於存儲在操作模式寄存器1226中的操作模式標記，來判斷存儲器系統的操作模式。例如，存儲器控制器1220可以通過存儲器模塊1202向存儲器控制器1220提供的SPD(連續存在檢測)信息，來判斷存儲器模塊或存儲器設備1204和1206的類型或配置(操作模式)。圖12所示的實例描述了存儲器系統1200處於第一操作模式中的情形，在這一情況下，存儲器設備1204和1206的每一個都通過專用的CA和DQ線(例如點對點連結)耦合到控制器1220上。當存儲器系統1200處於第一操作模式中時，控制器邏輯1222生成具有第一信令速率(例如每個tRR間隔32比特，這裡tRR表示對特定存儲器設備的獨立行訪問之間的最小時間間隔)的CA信號(CA1和CA2)。CA1或CA2埠可包括多個能夠並行地攜帶多比特信息的信號鏈路。在圖12的實例中，CA1或CA2埠可包括兩個能夠並行地攜帶兩比特信息的信號線，或者CA1或CA2埠是2比特寬。因此，當CA信令速率是32比特/tRR時，CA1或CA2埠可在一個tRR間隔或32tBIT-CA間隔內攜帶最多64CA比特，其中tBIT-CA表示一個CA信號中的比特間隔。值得注意的是，CA1和CA2埠可以具有不重合的(交錯的)tRR間隔，但是在某些實例中，CA1和CA2埠可以具有重合的tRR間隔。控制器邏輯1222還用於傳輸CA信號以及經過埠DQ1和DQ2傳輸並接收存儲器數據信號DQ。如圖12所示，按第一操作模式的存儲器系統1200具有一個連接到DQ埠DQ1和CA埠CA1的存儲器設備1204，以及連接到DQ埠DQ2和CA埠CA2的另一個存儲器設備1206。例如，DQ埠DQ1和DQ2中的每一個可以是4比特寬，這使數據埠DQ具有8比特寬。如上所提及的，存儲器系統1200可以包括多個模塊，一個模塊可包括更多或更少的存儲器設備。例如，存儲器模塊可包含16個存儲器設備，每個存儲器設備連接到4比特寬的DQ埠和2比特寬的CA埠，以便使存儲器模塊並行傳輸或接收32CA信號和64DQ信號。CA埠CA1和CA2中的每一個可以是2比特寬，以允許64比特的CA信息在32tBIT-CA的間隔中傳輸。由於圖13中的按第一操作模式的存儲器設備1204和1206中的每一個都連接到一個具有32比特/tRR的信令速率的2比特寬CA埠，因此每個存儲器設備1204和1206可以在一個tRR間隔中接收最大64比特的CA信息。這樣，每個存儲器設備1204和1206具有至少一個專用的CA埠，以便使CA1連接到存儲器設備1204而不連接到存儲器設備1206，並且使CA2連接到存儲器設備1206而不連接到存儲器設備1204。在這種意義上，除了DQ埠DQ1和DQ2之外，CA埠CA1和CA2還具有點對點連接，提供與DQ鏈路的拓撲對稱的簡單拓撲。結果，可以通過專用的CA線對每個存儲器設備1204和1206獨立地訪問。由於CA鏈路的拓撲實質上與DQ鏈路的拓撲相同，因此CA鏈路可以按相同的信令速率操作，該信令速率具有與DQ鏈路的信令速率相同的階數的數目級。在一個實施方式中，控制器邏輯1222包括多路復用/引導邏輯(未示出)，以便根據CA鏈路的寬度和信令速率生成和/或傳輸CA信號。然後，結果CA數據經過CA埠CA1，CA2傳輸到它們相應的存儲器設備1204和1206。經過埠CA1傳輸的CA信號由存儲器設備1204的接口電路1212通過輸入(CA)針腳1232接收，經過埠CA2傳輸的CA信號由存儲器設備1206的接口電路1216通過輸入(CA)針腳1234接收。存儲器設備1204或1206可以是具有固定CA寬度的存儲器設備，其寬度分別與CA埠CA1或CA2的寬度相同。或者是存儲器設備1204或1206具有可調的CA寬度，接口電路1212，1216可包括解多路復用/引導邏輯(未示出)，用於將在CA埠(CA1和CA2)接收到的CA數據轉換成並行CA數據，其串/並轉換率依照CA埠的寬度和信令速率來調整。當存儲器設備1204和1206具有可調的CA寬度時，接口電路1212，1216可包括控制寄存器，其中存儲著一個表示存儲器系統1200運行於哪種操作模式的標記。也就是，控制寄存器具有一個表示存儲器系統1200的操作模式的欄位，一旦存儲器控制器1220判斷出存儲器系統1200的配置這個欄位就可以由存儲器控制器1220在初始化的時候編程。控制寄存器可通過CA埠，DQ埠或邊頻帶鏈路(未示出)來寫入。還可以使用熔線、專用輸入針腳或另一種非易失方法來取代易失寄存器欄位，從而為存儲器設備1204，1206指定操作模式。在第一操作模式中，接口電路1212和1216解碼以第一信令速率接收的CA信號，並對相關的存儲器單元1212，1214提供訪問(讀或寫)。值得注意的是，每個存儲器設備1204和1206都分別與具有CA1和CA2的寬度的CA埠進行通信，每個埠如實例所示都具有兩比特寬(2b)。這樣，在第一操作模式中，當存儲器系統1200對每個CA連線以第一信令速率(32比特/tRR)操作時，經過每個CA埠CA1和CA2所傳輸的CA數據的最大量是每個tRR間隔64比特，如圖12所示。值得注意的是，在存儲器系統1200中，與示出本實施方式的特徵不是特別相關的其他元件已從圖12中省略。另外，儘管圖12隻示出了一個存儲器模塊1202，以及在存儲器模塊1202上只有2個存儲器設備1204和1206，但這只不過是為了簡化描述，存儲器系統1200可以包括多個存儲器模塊，並且真實的存儲器模塊可具有多個存儲器設備。例如，一種配置使用16個存儲器設備。圖13是示出根據一個實施方式，按第二種操作模式的系統1250的框圖。存儲器系統1250與圖12中的存儲器系統1200相似，但不同之處在於在該實例中，存儲器模塊1252具有一個存儲器設備#11204，兩個DQ埠DQ1和DQ2以及兩個CA埠CA1和CA2都連接到同一存儲器設備1204。該實施方式與圖2的實施方式相似。當存儲器系統1250是在第二操作模式中時，控制器邏輯1222生成具有第二信令速率(每個tRR間隔16比特)的CA信號(CA1和CA2)，其低於圖12的實例中的第一信令速率(32比特/tRR)。而且，CA1或CA2埠可包括多個信號鏈路，它們能夠並行地攜帶多比特信息。在圖13的實例中，CA1埠和CA2埠中的每一個都可包括兩個信號鏈路，它們能夠並行地攜帶兩比特信息，或者CA1埠和CA2埠中的每一個都是兩比特寬。因此，當CA信令速率是16比特/tRR時，CA1和CA2埠中的每一個都可以在一個tRR間隔內或16tBIT－CA間隔內攜帶最大32個CA比特，其中，tBIT－CA表示一個CA信號中的比特間隔。在第二操作模式中的存儲器系統1250具有一個存儲器設備1204，它連接到兩個DQ埠DQ1和DQ2以及兩個CA鏈路CA1和CA2。由於CA埠，CA1和CA2一起，可以在一個tRR間隔內或16tBIT－CA間隔內攜帶最大64個CA比特，因此，圖2中處於第二操作模式的存儲器設備1204仍舊接收64比特CA信息，與圖12中處於第一操作模式的存儲器設備1204所接收的CA信息的數目相同。存儲器設備1204具有專用CA埠，以便使兩個CA埠CA1和CA2連接到存儲器設備1204而不連接到其他存儲器設備上。在這種意義上，除了DQ埠DQ1和DQ2之外，CA埠CA1和CA2還具有點對點連接，提供與DQ埠的拓撲對稱的簡單拓撲。結果，每個存儲器設備可以通過專用的CA埠被獨立地訪問。由於CA鏈路的拓撲實質上與DQ鏈路的拓撲相同，所以CA鏈路能夠以與DQ鏈路的信令速率具有相同階數的數量級的信令速率來工作。在一個實例中，CA速率可以是DQ速率的一半，而其他實例支持相同的CA和DQ速率。如上所示，控制器邏輯1222包括多路復用/引導邏輯(未示出)，能夠根據CA鏈路的寬度和信令速率生成和/或傳輸CA信號。然後，結果CA數據經過CA鏈路CA1，CA2傳輸到存儲器設備1204。經過埠CA1和CA2傳輸的CA信號由存儲器設備1204的接口電路1212通過輸入(CA)針腳1232，1235來接收。接口電路1212可包括解多路復用/引導邏輯(未示出)，用於將CA埠上接收到的CA數據轉換成並行CA數據，其串/並轉換率依照CA埠的寬度和信令速率來調整。在第二操作模式中，接口電路1212以第二信令速率解碼所接收的CA信號，並對相關的存儲器單元1210提供訪問(讀或寫)。存儲器設備1204與具有全部兩個CA1和CA2的寬度的CA埠通信，每個埠具有如實例所述的2比特寬。這樣，在第二操作模式中，當存儲器系統1250對每個CA鏈路以第二信令速率(16比特/tRR)操作時，經過CA埠CA1和CA2與存儲器設備1204通信的CA數據的最大量在每個tRR間隔中是64比特。從圖12和13中顯然可知，存儲器系統1200，1250可以在至少兩種操作模式中的一種下運行。在第一操作模式中，存儲器系統具有第一數目的存儲器設備(在圖12的實例中是2個)，在第一操作模式中用於每個存儲器設備的CA信號寬度是2比特寬，它是第二操作模式中用於每個存儲器設備的CA信號寬度(4比特寬)的一半。相反，在第一操作模式中用於每個存儲器設備的CA信令速率是第二操作模式中用於每個存儲器設備的信令速率的2倍。在DQ信號寬度(或存儲器設備的數目)增加時具有較低的CA信令速率，這是有益的，這是因為噪聲會隨著DQ信號的寬度增加。較低的CA信令速率使得存儲器系統不易受到增加的噪聲的影響，其中該噪聲是由增加的DQ信號寬度在DQ信號中生成的。能夠傳輸到每個存儲器設備的CA信號數據的最大量在任一操作模式中都保持相同。然而，取決於存儲器模塊的數目和存儲器模塊中存儲器設備的配置和數目，CA信號寬度是可調整的並且CA信令速率還是可調的。在任一操作模式中，CA信令速率可以與DQ信令速率具有相同的數量級，這是因為CA信號和DQ信號都使用點對點拓撲。而且，CA信令速率可以調整為與DQ信令速率不同。圖14是示出根據本說明書一個實施方式，按多種操作模式操作存儲器系統的方法的流程圖。為了控制存儲器系統，存儲器控制器首先判斷1402存儲器系統的操作模式。存儲器控制器還根據所判斷出的操作模式在存儲器設備中設置1403控制寄存器。然後存儲器控制器基於所判斷出的操作模式生成1404CA信號。這樣，如果存儲器系統處於第一操作模式，其每個存儲器設備都接收第一寬度的CA信號，那麼存儲器控制器生成1404第一信令速率的CA信號。另一方面，如果存儲器系統處於第二操作模式，其每個存儲器設備都接收具有比第一寬度更寬的第二寬度的CA信號，那麼存儲器控制器生成1404低於第一信令速率的第二信令速率的CA信號。存儲器控制器將所生成的CA信號通過CA埠傳輸1406到存儲器模塊，CA信號然後在存儲器模塊上被路由1408到相應的存儲器設備。存儲器設備基於存儲器系統的操作模式解碼1410CA信號，使用解碼的CA信號訪問存儲器設備上的存儲器單元。圖15是示出根據本說明書一個實施方式，按第一操作模式的存儲器系統1500的方框圖。圖15的存儲器系統1500與圖12的存儲器系統1200相似，只是存儲器設備1504，1506是標準的存儲元件，不是為它們在不同的操作模式下操作而設計的。這樣，為了向存儲器系統1500提供多個操作模式的特點，圖15的存儲器系統1500還包括微緩存1524，將在下面對其詳細解釋。如參照圖12所解釋的，圖15中的存儲器控制器1220還能夠以至少兩種操作模式操作，以生成具有不同CA信令速率的CA信號。在生成CA信號時，控制器邏輯1222基於存儲在操作模式寄存器1226中的操作模式標記，來判斷存儲器系統1500的操作模式。圖15所示的實例是存儲器系統1500處於第一操作模式的情況。當存儲器系統1500處於第一操作模式時，控制器邏輯1222生成具有第一信令速率(在該實例中是32比特/tRR)的CA信號(CA1和CA2)。CA1或CA2埠可包括能夠並行攜帶多比特信息的多條信號鏈路。在圖15的實例中，CA1或CA2埠可包括能夠並行攜帶2比特信息的多條信號鏈路，或者CA1或CA2埠是2比特寬的。因此，當CA信令速率是32比特/tRR時，CA1或CA2埠可在一個tRR間隔或32tBIT－CA間隔內攜帶最大64個CA比特，其中tBIT－CA表示CA信號中的1個比特間隔。控制器邏輯1222還用於經過CA埠CA1和CA2傳輸CA信號，並經過DQ埠DQ1和DQ2接收存儲數據信號DQ。如上所述，控制器邏輯1222包括多路復用/引導邏輯(未示出)，用以根據CA埠的寬度和信令速率生成和/或傳輸CA信號。微緩存1524可包括一個特定用途集成電路(ASIC)，它包括輸入針腳1532、1533和輸出針腳1534、1535。例如，第一組輸入針腳1532連接到CA1、DQ1，第二組輸入針腳1533連接到CA2、DQ2。而且，例如，第一組輸出針腳1534連接到CA1#、DQ1#，第二組輸出針腳1535連接到CA2#、DQ2#。微緩存1524被耦合，通過主CA和主DQ埠，CA1、CA2、DQ1和DQ2，連接器1218和輸入針腳1532、1533，接收CA信號和DQ信號。微緩存1524包括一個電路系統，用以將接收到的CA信號轉換為具有與標準存儲器設備1504、1506的接口電路1512、1516兼容的CA寬度和CA信令速率。更特別地，微緩存1524能夠在主接口(到控制器1220)和次接口(到存儲器設備1504、1506)的兩種不同類型的信令拓撲之間轉換CA信號。例如，到控制器1220的主接口可包括點對點高速信號，到存儲器設備1504、1506的次接口可以比主接口更慢並且更寬，並且可以使用非點對點信號(例如，多點或飛越式拓撲)。轉換後的CA信號通過輸出針腳1534、1535輸出，並通過次CA埠CA1#、CA2#路由到相應的存儲器設備1504、1506。同樣的，緩存1524還對DQ埠DQ1、DQ2上接收到的數據信號進行轉換，使其具有與標準存儲器設備1504、1506的接口電路1512、1516兼容的DQ寬度和DQ信令速率。轉換後的DQ信號通過次DQ埠DQ1#、DQ2#路由到相應的存儲器設備1504、1506上。如圖15所示，按第一操作模式的存儲器系統1500具有連接到次DQ埠DQ1#和次CA埠CA1#的一個存儲器設備1504，以及連接到次DQ埠DQ2#和次CA埠CA2#的一個存儲器設備1506。這樣，存儲器系統1500具有用於全部DQ和CA鏈路的點對點拓撲。然而，微緩存1524的使用還允許向傳統的存儲器設備1504、1506增加可調的點對點CA鏈路，而不需要改變標準存儲元件1504、1506的結構，這通過使用微緩存1524和能夠管理具有可調寬度和可調CA信令速率的多操作模式的控制器1220來實現。圖16是示出根據本說明書另一實施方式，按第二操作模式的存儲器系統的方框圖。在存儲器系統1550中，存儲器設備1504、1506是標準的存儲元件，不是為它們在不同的操作模式下操作而設計的。這樣，為了向存儲器系統1550提供多個操作模式的特點，圖16的存儲器系統1550還包括微緩存1524。如參照圖13所解釋的，圖16中的存儲器控制器1220也能夠以至少兩個操作模式操作，以生成具有不同CA信令速率的CA信號。在生成CA信號時，控制器邏輯1222基於存儲在操作模式寄存器1226中的操作模式標記，來判斷存儲器系統1550的操作模式。圖16所示的實例是存儲器系統1550處於第二操作模式的情況。當存儲器系統1550處於第二操作模式時，控制器邏輯1222生成具有第二信令速率(在該實例中是16比特/tRR)的CA信號(CA1和CA2)，該速率低於圖15的第一信令速率(32比特/tRR)。CA1或CA2埠可包括能夠並行攜帶多比特信息的多條信號鏈路。在圖16的實例中，CA1或CA2埠可包括能夠並行攜帶2比特信息的2條信號鏈路，或者CA1或CA2埠是2比特寬的。因此，當CA信令速率是126比特/tRR時，CA1或CA2埠中的每一個可在一個tRR間隔或126tBIT－CA間隔內攜帶最大32個CA比特，其中tBIT－CA表示CA信號中的1個比特間隔。控制器邏輯1222還用於經過CA埠CA1和CA2傳輸CA信號，並經過DQ埠DQ1和DQ2接收存儲數據信號DQ。微緩存1524耦合於通過主CA和主DQ埠，CA1、CA2、DQ1和DQ2，以及連接器1218，接收CA信號和DQ信號。然後，微緩存1524對接收到的CA信號進行轉換，使其具有與標準存儲器設備1504的接口電路1512兼容的CA寬度和CA信令速率。更特別地，微緩存1524能夠在主接口(到控制器1220)和次接口(到存儲器設備1504)的兩種不同類型的信令拓撲之間轉換CA信號。例如，到控制器1220的主接口可包括點對點高速信號，到存儲器設備1504的次接口可以比主接口更慢並且更寬，並且可以使用非點對點信號(例如，多點或飛越式拓撲)。轉換後的CA信號通過次CA埠CA1#、CA2#路由到相應的存儲器設備1504。同樣的，緩存1524還對DQ埠DQ1、DQ2上接收到的數據信號進行轉換，使其具有與標準存儲器設備1504的接口電路1512兼容的DQ寬度和DQ信令速率。轉換後的DQ信號通過次DQ埠DQ1#、DQ2#路由到相應的存儲器設備1504上。如圖16所示，按第二操作模式的存儲器系統1550具有連接到全部兩個次DQ埠DQ1#和DQ2#以及全部兩個次CA埠CA1#和CA2#的一個存儲器設備1504。存儲器系統1550具有用於全部DQ和CA鏈路的點對點拓撲。然而，微緩存1524的使用還允許向傳統的存儲器設備1504增加可調的點對點CA鏈路，而不需要改變標準存儲元件1504的結構，這通過使用微緩存1524和能夠管理具有可調寬度和可調CA信令速率的多操作模式的控制器1220來實現。參考圖16和17，在一個實施方式中，微緩存1524可取決於操作模式以不同的寬度和信令速率在主CA埠CA1、CA2上接收CA信號，但在次CA埠CA1#、CA2#上CA信號的寬度和信令速率相同，不考慮操作模式，但是要比主接口更慢並且更寬。然而，在另一實施方式中，微緩存1524還可以取決於操作模式改變次CA埠CA1#、CA2#上CA信號的寬度和信令速率(例如在第一模式中是第三信令速率，在第二模式中是低於第三信令速率的第四信令速率)。圖17是示出根據本說明書另一實施方式，按多種操作模式操作存儲器系統的方法的流程圖。圖17的方法實質上與圖14所示的方法相似，不同之處僅在於增加了步驟1701，並且步驟1702、1704和1706替代了步驟1408、1410。參考圖17，為了控制存儲器系統，存儲器控制器首先判斷1402存儲器系統的操作模式。然後，存儲器控制器設置1701存儲器模塊的微緩存中的控制寄存器，從而以判斷出的操作模式配置存儲器模塊，並基於判斷出的操作模式生成1404CA信號。這樣，如果存儲器系統處於第一操作模式且每個存儲器設備接收第一寬度的CA信號，那麼存儲器控制器就生成第一信令速率的1404CA信號。另一方面，如果存儲器系統處於第二操作模式且每個存儲器設備接收具有比第一寬度更寬的第二寬度的CA信號，那麼存儲器控制器就生成比第一信令速率慢的第二信令速率的1404CA信號。存儲器控制器通過CA鏈路將1406生成的CA信號傳輸到存儲器模塊。微緩存通過CA埠接收CA信號，並將1702CA信號轉換為適合於存儲元件的邏輯接口的格式，其中該存儲元件耦合到次CA埠上。轉換後的CA信號然後在存儲器模塊上通過次CA埠路由1704到相應的存儲器設備。存儲器設備解碼該1706CA信號，並使用解碼後的CA信號訪問1412存儲器設備上的存儲器單元。圖18是示出根據本說明書又一實施方式的、具有「1點對2點」CA鏈路拓撲的存儲器系統的方框圖。圖18的存儲器系統1800實質上與圖12的存儲器系統1200相同，不同之處僅在於CA和DQ埠1819的配置以及分別駐留在存儲器模塊的前側1802和後側1804上的存儲器設備1204和1206，作為鏡像存儲器設備。CA埠CA1和CA2中的每一個都從存儲器控制器1220連接到全部兩個存儲器設備1204和1206上的接口電路1212和1216上，而DQ埠DQ1和DQ2是分別連接的，DQ1連接到存儲器設備1204而DQ2連接到存儲器設備1206。因此，DQ埠DQ1和DQ2「點對點」地連接到存儲器設備1204和1206，而CA埠CA1和CA2是「1點對2點」地連接到存儲器設備1204和1206。這種拓撲與點對點CA鏈路相比，可將CA鏈路的數目減少到一半，同時其CA信令速率與使用點對點CA鏈路的CA信令速率具有可比性。DQ信號使用點對點拓撲，以便保持較高信令餘量，還可以最小化數據訪問粒度。存儲器設備1210和1214響應於請求，在埠CA1和CA2上接收相同的請求，在它們各自的數據埠DQ1和DQ2上傳輸並接收不同的數據。示意性存儲器系統下列論述描述了使用集成電路(IC)控制器設備的存儲器系統，支持用於單和多存儲器設備拓撲的經過高速請求接口的微線程請求。存儲器控制器和相關存儲器設備支持點對點請求和數據接口，且無關於存儲器設備的數目，存儲器訪問粒度是相同的。圖19描繪了根據一個實施方式的存儲器系統1900，其包括連接到單個IC存儲器設備(例如，DRAM模片)的IC存儲器控制器1905。控制器1905包括4個存儲器控制器塊1915，標為W、X、Y和Z，它們中的每一個都收集和發布完整的事務請求，這些請求例如由集成的或外部的處理器(未示出)提供。存儲器控制器塊1915將數據信號DQ和請求信號RQ通過各自的信號接口1930傳輸到外部數據和請求埠1920和1925，在所描述的實施方式中，每個接口包括多個數據接口和一個請求接口。術語「外部」指的是埠的物理表現形式，它可到達晶片外的信號線。在一個典型的實例中，存儲器控制器IC與一個或多個存儲器設備IC一起安裝在印刷電路板(PCB)上。該PCB還支持導電跡線，以連接到控制器和存儲器設備IC上的外部埠，以利於它們之間的通信。存儲器互連1935在控制器1905和存儲器設備1910之間延伸，其示出了來自控制器1905的每個所描繪的DQ埠，儘管只示出了4條DQ線，經過4對鏈路傳送，並以8個差分數據信號到達數據接口1940。(與給定信號通路相關的圈出的數目確定了通路中鏈路的數目)。這樣，存儲器設備1910支持32個差分數據鏈路1920DQ[31:0]，它們被分組成4個八鏈路數據埠。引導邏輯1945允許存儲器控制器塊1915將它們各自的完整事務請求指向8個差分請求埠的各種組合，這些埠成對地以塊1925來示出。為了易於理解，引導邏輯1945與存儲器控制器塊1915分離地示出－可以這樣實現－但也可以用別的方式實現，例如在塊1915和接口1930內部或在它們之間。對於引導邏輯1945的連通性，隨後要描述的數據通路連通性將使用一個模式寄存器1947來定義，該寄存器存儲表示連接的存儲器設備的數目的值。下面將解釋該實例中的引導邏輯1945所提供的連通性。存儲器1910包括4個存儲器單元塊BLKA0、BLKA1、BLKB0和BLKB1，在該實施方式中它們可以被稱為「元組」，這是因為它們表示4個離散的獨立的可訪問陣列。(包含2個塊的組也可以被稱為塊，但為了易於理解，被稱為「半個存儲體」)。每個塊按順序包括4個存儲體(例如塊BLKA0包括存儲體a、b、c和d)。存儲器1910還包括請求接口1955和某些請求引導邏輯(RSL)1960。請求接口1955通過信道1935從引導邏輯1945接收請求信號，引導邏輯1960將這些請求指引到適當的塊BLKA0、BLKA1、BLKB0和BLKB1。如上所解釋的，存儲器控制器1905上引導邏輯1945的配置和存儲器設備1960上的引導邏輯的配置取決於耦合到存儲器控制器1905的存儲器設備的數目。系統1900是單設備實施方式，其中存儲器設備1910通過讀或寫直至32個並行數據分組，來響應於來自存儲器控制器1905的請求，其中每個分組包括32比特，總數為1024比特數據。每個存儲器控制器塊1915生成它自己的請求線程，引導邏輯1945和1960將這些線程發送到適當的一個存儲器塊。更特別地，每個存儲器控制器1915將請求信息傳輸到它的各個PHY1930。請求信息然後從各個PHY通過引導邏輯1945、信道1935、請求接口1955和引導邏輯1960提供到一個或多個存儲器塊。第二組請求埠1925，在描述中，最底下的兩個只是示出，但在該單模塊實例中未被使用。引導邏輯1960按適合於給定存儲器的配置路由這些請求，該配置在該實例中由存儲器側的模式寄存器1967來給出。用於存儲器和控制器的模式信息可以使用例如熔點、反熔點、跳線等等不同的存儲。在該實施方式中，來自控制器塊[W]1915和[X]1915的請求線程通過引導邏輯1945、信道1935和引導邏輯1960被分別傳送到存儲器塊BLKA0和BLKA1。用於這些請求線程的信道1935的部分包括兩個差分鏈路。引導邏輯1945和1960可被設置為每個控制器塊指定一個鏈路，或者這些鏈路可以被差分共享，例如通過時分多路復用。模式寄存器1947和1967的內容定義了適當的路由和連通性，以用於將線程傳送到它們的目的存儲器塊。這種有選擇的連通性的重要性將通過圖21的實施方式變得顯而易見。圖20示出了時序圖2000，其中4個讀事務被指引到位於圖19的存儲器1910中的4個元組BLKA0、BLKA1、BLKB0和BLKB1中的每一個內的存儲體。存儲器設備1910具有32個被使能的DQ鏈路(例如在差分信令系統中為DQ[31:0]/DQN[31:0]，這裡「N」指的是補充信號)，以及2個被使能的RQ鏈路對(RQ[1:0]/RQN[1:0]以及RQ[3:2]/RQN[3:2])。RQ鏈路可以在接口1955或引導邏輯1960中被使能。CFM(以及CFMN)圖例示出了時鐘信號或主處理器時鐘(及其用於差分時鐘的反響)。交叉於頂端，周期(每個周期具有tCYCLE的長度)從0標至21。在時間T0，讀事務通過充當2個請求埠的RQ[1:0]/RQN[1:0]鏈路，被指引到塊BLKA0的存儲體「a」上，隨後讀數據Q(a1，a2)在信道1935的DQ[7:0]/DQN[7:0]鏈路上傳輸，其中該信道在相對的數據接口1930和1940之間延伸。同時，由於用來表示在不同鏈路上的連續行命令的時間tRR-N是零，所以可以將事務通過RQ[3:2]/RQN[3:2]鏈路引導到存儲體「m」上，隨後讀數據Q(m1，m2)在DQ[15:8]/DQN[15:8]鏈路上傳輸。在延遲tRR-S之後，即用來表示在同一請求鏈路上的連續行命令的時間，事務就通過RQ[1:0]/RQN[1:0]鏈路被引導到存儲體「g」上，讀數據Q(g1，g2)在DQ[23:16]/DQN[23:16]鏈路上傳輸。同時，將事務通過RQ[3:2]/RQN[3:2]鏈路引導到存儲體「s」上，讀數據Q(s1，s2)就在DQ[31:24]/DQN[31:24]鏈路上傳輸。每個讀事務包括一個具有ACT命令的ROW分組、存儲體地址、行地址和子行地址。子行地址不在該x32情形中使用。每個讀事務還包括一個具有RDA命令的COL分組、存儲體地址、2個列地址和2個子列地址。子列地址不在該x32情形中使用。COL分組跟隨在ROW分組之後，即一個行到列的讀延遲tRCD-R之後。來自第一列訪問的讀數據跟隨在COL分組之後，即一個列訪問時間(tCAC)之後。來自第二列訪問的讀數據跟隨在更遲的一個列周期間隔(tCC)之後。每個列訪問生成256比特數據。這就是在與給定數據接口1940相關的8個DQ鏈路的每一個上，串行化為32比特數據。這樣在該實例中，列粒度是32位元組(32B)，行粒度是64位元組(64B)，兩個Q分組(例如Q(a)1和Q(a2))中的每一個都是32位元組。存儲器控制器1905保持讀和寫事務的隊列。在該實例的系統中，每個事務在每32B上執行2個列訪問。獨立的操作，每個存儲器控制器塊1915及其相關的接口1930向存儲器1910的4個元組中的每一個發出請求。數據接口1930的8個DQ鏈路直接連接到存儲器1910的相應的DQ鏈路上。儘管在其他實施方式中有不同，但在該實施方式中，來自每個MC+PHY的RQ信息與另一MC+PHY信息多路復用。交織的寫事務將以與圖19所示的相似的方法引導數據，不同之處僅在於寫數據從控制器1905移動到存儲器1910。圖21描繪了雙設備存儲器系統2100，其中圖19的控制器1905被配置為與2個存儲器設備1910通信，用來兩倍於系統1900的存儲容量，同時保持相同數目的存儲體和相同的訪問粒度。為了簡單描述，將存儲器控制器塊和控制器1905的接口組合到片2105上。未使用的請求埠被耦合到虛線上，它表示可在例如電路板支持控制器1905和存儲器設備1910上提供的優選跡線，用以支持不同數目的模塊和不同類型的請求的連通性。控制器1905包括與圖19的單模塊實施方式相同數目的數據埠，每個數據埠都是相同的8鏈路寬。然而在該實施方式中，來自每個控制器塊2105的數據鏈路在兩個模塊1910之間被分開。而且，雖然還使用了2個RQ埠，每個模塊使用1個，但它們不同於圖19中使用的那兩個。每個存儲器設備1910被配置，以便每個存儲器塊(例如BLKA0)與圖19的單設備實施方式相比，具有一半的數據寬度和雙倍數目的地址位置。圖22示出用於圖21的存儲器系統2100的時序圖2200，其中在每4個讀事務被指引到成對的元組中的存儲體上時，其中2個讀事務被指引到其中的存儲體上(例如塊BLKA0和BLKB0)，在每個存儲器設備1910中分別標為DRAM-0和DRAM-1。每個存儲器設備具有16個被使能的DQ鏈路(例如，DQ[3:0]/DQN[3:0]，DQ[11:8]/DQN[11:8]，DQ[19:16]/DQN[19:16]和DQ[27:24]/DQN[27:24])，以及1個被使能的RQ鏈路對(RQ[1:0]/RQN[1:0])。該雙設備配置與圖19的單設備配置相比，區別包括：●16個DQ鏈路(對32個)；●1個RQ鏈路對(對2個)●2個存儲器設備通過信道1935連接到控制器1905(對1個存儲器設備1905)；●並行操作斜對角的元組中的存儲體，例如存儲器塊BLKA0和BLKB0的存儲體「a」和「m」(對單獨操作存儲體)；●子行地址SR[1]用於在存儲體中選擇子行；以及●子列地址SCx[3]，SCy[3]用於在存儲體中選擇子列。對於存儲體「a」的讀請求在RQ[1:0]/RQN[1:0]鏈路上被接收，並且讀數據在DQ[3:0]/DQN[3:0]鏈路上傳輸。同時，相同的讀請求被指引到存儲體「m」；換句話說，存儲體「a」和「m」被連結以用於並行操作，它們從請求分組接收相同的地址欄位。來自「m」的讀數據在DQ[11:8]/DQN[11:8]鏈路上傳輸。在延遲(tRR-S)之後，對於存儲體「g」的請求在RQ[1:0]/RQN[1:0]鏈路上被接收，並且讀數據在DQ[19:16]/DQN[19:16]鏈路上傳輸。同時，相同的請求被指引到存儲體「s」上；換句話說，存儲體「g」和「s」被連結以用於並行操作，它們從請求分組中接收相同的地址欄位。來自「s」的讀數據在DQ[27:24]/DQN[27:24]鏈路上傳輸。每個讀事務包括一個具有ACT命令的ROW分組、存儲體地址、行地址和子行地址。子行地址SR[1]在該x16的實施方式中使用。術語「x16」或「16倍」表示每個存儲器設備1910上接口1940的組合有效寬度。因此兩個存儲器設備的組合寬度是32，正如圖19的實施方式那樣。每個讀事務還包括一個具有RDA命令的COL分組、存儲體地址、2個列地址和2個子列地址。子列地址SCx[3]，SCy[3]在該x16的實施方式中使用。COL分組跟隨在ROW分組1個行到列的讀延遲tRCD-R之後。來自第一列訪問的讀數據跟隨在COL分組1個tCAC之後。來自第二列訪問的讀數據跟隨在更遲的1個tCC之後。每個列訪問生成128比特數據。這就是在4個DQ鏈路的每一個上串行化為32比特數據。在8個DQ鏈路的每一個上，兩個並行的列訪問生成32比特數據。列粒度是32位元組(32B)，行粒度是64位元組(64B)，與圖19的系統相同。回到圖21，引導邏輯1945和1960被配置，以便只使用RQ[1:0]/RQN[1:0]和RQ[5:4]/RQN[5:4]鏈路對。控制器1905的每個獨立的存儲片2105將請求指引到每個存儲器設備DRAM-0和DRAM-1中的元組中的兩個上。來自每個片2105的DQ輸出埠在接口1940上被分離。例如，來自片[W]的4個DQ鏈路通過數據接口1940耦合到塊BLKA0，該接口1940支持DQ鏈路DQ[7:0]，同時餘下的4個DQ鏈路通過數據接口1940耦合到塊BLKB0，該接口1940支持DQ鏈路DQ[15:8]。在該實施方式中，數據信號的不同路由與圖19相比，使用了PHY接口內的數據引導邏輯，它有選擇地在第一操作模式中將數據從每個存儲器控制器塊指引到外部數據埠1920的一個子集上，在第二操作模式中指引到外部數據埠1920的第二個子集上。特別地，標為「W」的第一存儲器控制器塊1915耦合到與圖19的單設備實施方式中的數據DQ[7：0]相關的x8外部數據埠，並且耦合到與圖21的雙設備實施方式中的數據DQ[11:8,3:0]相關的外部數據埠。來自每個片2105的RQ信息與來自另一個片2105的RQ信息多路復用，這是因為在該實例中RQ鏈路對在兩個RQ埠之間共享。在圖21中這種多路復用的功能被描繪為引導邏輯1945，但該引導邏輯可以採用不同的實現方式。而且，引導邏輯1945被示出為支持不同存儲體和設備之間的DQ鏈路多路復用。這種數據引導可以用其他的實現方式，例如在上述有關圖19的介紹中的數據接口電路內。交織的寫事務會根據與圖21所示相似的方式引導該數據，不同之處僅在於寫數據是從控制器1905移動到存儲器設備1910的，而不是讀情形那樣反過來。圖23描繪了四設備存儲器系統2300，其中圖19的控制器1905被配置為與四個存儲器設備1905通信，用以四倍於系統1900的存儲容量，同時保持相同數目的邏輯存儲體以及通常對於片2105和控制器1905保持相同的訪問粒度。每個DQ和RQ鏈路是經由點對點連接建立的，無關於存儲器設備的數目，這促進了速度性能的提高以及訪問粒度的穩定性，簡化了片2105的設計。每個存儲器設備1910(DRAM-0、DRAM-1、DRAM-2和DRAM-3)具有八個被使能的DQ鏈路，兩個用於四個數據接口1940中的每一個。在該實例中，這些鏈路是DQ[1:0]/DQN[1:0]，DQ[9:8]/DQN[9:8]，DQ[17:16]/DQN[17:16]和DQ[25:24]/DQN[25:24]。每個存儲器設備都具有兩個被使能的請求鏈路，或者一個被使能的鏈路對(例如RQ[1:0]/RQN[1:0])。與圖19的單設備配置相比，該雙設備配置的區別包括：●八個DQ鏈路(對32個)；●一個RQ鏈路對(對2個)；●四個存儲器設備通過信道1935連接到控制器1905(對一個存儲器設備1905)；●並行操作元組中的存儲體，存儲器塊BLKA0、BLKA1、BLKB0和BLKB1(對單獨操作存儲體)；●子行地址SR[1]用於在存儲體中選擇子行；●子列地址SCx[3:2]和SCy[3:2]用於在存儲體中選擇子列；●在RQ鏈路對上一半的請求分組插槽未使用；●指引到塊A(塊BLKA0和BLKA1)的請求在RQ[1:0]/RQN[1:0]鏈路上接收，讀數據在DQ[1:0]/DQN[1:0]鏈路上傳輸；●請求同時指引到連結的存儲體上(例如，圖19的各存儲器塊BLKA0、BLKA1、BLKB0和BLKB1上的存儲體「a」、「g」、「m」和「s」被連結以用於並行操作)，從請求分組上接收相同的地址欄位；以及●來自存儲體「m」、「g」和「s」的讀數據分別在DQ[9:8]/DQN[9:8]，DQ[17:16]/DQN[17:16]和DQ[25:24]/DQN[25:24]鏈路上傳輸。每個讀事務包括一個具有ACT命令的ROW分組、存儲體地址、行地址和子行地址。子行地址SR[1:0]在該x8的情形中使用。每個讀事務還包括一個具有RDA命令的COL分組、存儲體地址、兩個列地址和兩個子列地址。子列地址SCx[3:2]，SCy[3:2]在該x8的情形中使用。COL分組跟隨在ROW分組一個行到列的讀延遲tRCD-R之後。來自第一列訪問的讀數據跟隨在COL分組一個tCAC之後。來自第二列訪問的讀數據跟隨在更遲的一個tCC之後。每個列訪問生成64比特數據。這就是在兩個DQ鏈路的每一個上串行化為32比特數據。在八個DQ鏈路的每一個上四個並行的列訪問生成32比特數據。列粒度是32位元組(32B)，行粒度是64位元組(64B)，與圖19的系統相同。儘管控制器1905上的引導邏輯從圖中略去，單數據和請求鏈路的連通性如示出的那樣。在這個四存儲器設備實施方式中，每個RQ鏈路對連接到每個存儲器設備1910的全部四個元組上。交織的寫事務會以相似的方式引導數據，但是以讀情形相反的方向。在圖23中，每個存儲器設備1910都通過兩個差分對耦合到存儲器控制器1905。在這種情況下，兩個鏈路可以按多種方式(例如通過時間或導線復用)在控制器和存儲器塊之間共享。在其他實施方式中，完全裝配於存儲器設備上的存儲器系統包括一個用於每個存儲器設備的請求鏈路。所關心的是，每個設備上的請求和數據寬度都與存儲器設備的數目成反比。請求鏈路與數據鏈路的比例保持不變，這就簡化了存儲器控制器塊的設計和連通性。用於前述系統中的請求引導方法有許多優點。在這些優點中，可以在數據和請求接口的物理部分(PHY)之上交織各種鏈路，以利於在PCB(印刷電路板)、POP(封裝上封裝)和SIP(系統封裝)封裝環境中點對點路由全部請求和數據鏈路。而且，相同的存儲器控制器設備可以連接到不同數目的存儲器設備上，以通過簡單的設置配置寄存器來支持不同的存儲容量。配置選項可以是固定的，例如在一個或兩個存儲器設備固定的耦合到控制器元件的系統中。可選的，配置選項可以是可調整的，例如在使用一個或兩個存儲器模塊(還被叫做DPP或動態點對點)的系統中，該存儲器模塊被插入到連接到控制器元件的兩個存儲器插槽中。圖24描繪了根據一個實施方式的集成存儲器設備1910，它包括所有的外部埠和主要的內部電路塊。CFM/CFMN時鐘鏈路被接收，並被時鐘生成電路(未示出)使用，用以生成接口和核心所需的內部時序事件。RQ[1:0]/RQN[1:0]鏈路接收對於元組BLKA0/1的請求信息，RQ[3:2]/RQN[3:2]鏈路接收對於另外兩個元組BLKB0/1的請求信息。每個元組包括四個獨立的存儲體。在每個tCYCLE間隔內接收兩個32比特請求字。這兩個字被解碼並將控制和地址信息提供給核心。在這個實施方式中，存儲器設備1910支持線程的和標準的模式。線程的模式支持並發的核心操作，它可被稱為線程化、微線程化或m線程化。相對的，在標準的模式中，不同類型的操作(例如，行激活、列讀、列寫和行預充電)在元組的不同存儲體之間重疊，但在並行操作中元組自身被一起鎖定(例如相同的存儲體/行/列地址)。線程的操作通過允許不同的元組獨立的操作(不同的存儲體/行/列地址)從而改善了標準的模式中的操作。在該實施方式中，RQ[1:0]/RQN[1:0]和RQ[3:2]/RQN[3:2]鏈路上的請求分組指引到對角相對的元組上；也就是，兩個請求分組被指引到存儲體0A、2A、4A和6A以及存儲體0B、2B、4B和6B中的一個上；或者兩個請求分組被指引到存儲體1A、3A、5A和7A以及存儲體1B、3B、5B和7B中的一個上。這包括用於激活(ACT)命令的存儲體(BA)和行(R)地址，用於刷新激活(REFA)命令的存儲體(BA)和行(REFr)地址，用於預充電(PRE)命令的存儲體(BP)地址，用於刷新預充電(REFP)命令的存儲體(BR)地址，以及用於讀(RD)或寫(WR或WM)命令的存儲體(BR)和兩個列地址(Cx、Cy、SCx和SCy)。另外，屏蔽(M)用於屏蔽寫(WRM)命令。值得注意的是，所有的這些地址和控制信號都給予「A」或「B」後綴，用以表示它們在分別驅動左側或右側的兩個元組。這些地址和信號中的一些可以在請求中的延遲欄位的控制下，全部任意的延遲以tCYCLE的增量。一個存儲體地址被解碼以用於ACT命令。所選存儲體的標識行被感測，並被放入用於存儲體的相關感測放大器陣列中。感測一個行也被稱為對存儲體「打開頁面」。另一個存儲體地址被解碼以用於PRE命令。所標識的存儲體和相關的感測放大器陣列被預充電到一個狀態，在該狀態中，可使用後續的ACT命令。預充電一個存儲體也被稱為對存儲體「關閉頁面」。在向一個存儲體給出ACT命令之後以及在對其給出PRE命令之前，該存儲體可以接收讀(RD)和寫(WR)列命令。這些命令允許在與存儲體相關的感測放大器陣列(未示出)中的數據被訪問。對於WR命令，解碼存儲體地址。所選存儲體的相關感測放大器陣列的標識列被寫入數據，其中該數據是從DQ[31:0]針腳的8DQ鏈路子集中的一個接收到的。在一個tCC間隔內接收八個32比特字。存儲體地址被解碼以用於RD命令。所選存儲體的相關感測放大器陣列的標識列被讀出。數據被傳輸到DQ[31:0]針腳的8DQ鏈路子集中的一個上。八個32比特字被訪問以用於讀事務，並在一個tCC間隔內傳輸。RST、SCK和CMD針腳連接到控制寄存器塊。這些針腳提供寫該控制寄存器所需的數據、地址和控制。用於這些寄存器的讀數據通過SDO/SDI針腳訪問。這些針腳還用於初始化設備。VREF針腳提供RQ接收器使用的參考電壓。控制寄存器被用於在電源模式之間轉換，並且還用於校準該設備的高速傳輸和接收電路。控制寄存器還為刷新命令提供存儲體(REFB)和行(REFr)地址。標為「PowerMode,Calib.,Refresh,InitLogic」的塊管理電源模式轉換、校準操作、刷新操作和初始化。與某些實施方式相關的請求鏈路以處於或接近高速數據鏈路的速度運行。以高鏈路速率運行的RQ鏈路需要仔細的校準。下面的說明和附圖詳述了校準方法和電路，它們可以保證高速請求鏈路提供適當低的比特錯誤率。校準包括兩個成分，它們可以分別發生或者一起發生：精細校準(相位調整)和粗略校準(位對準)。這些可在有噪聲或無噪聲的情況下完成。圖25描繪了根據另一實施方式的存儲器系統2500，以及用於調諧請求和數據鏈路的突出檢測和校準電路。存儲器系統2500包括存儲器控制器2505和存儲器設備2510，它們分別與圖19的控制器1905和存儲器設備1910相似。在控制器2505上，標為DQ和RQ的塊是之前描述的一部分數據和請求接口。圖25關注於用於校準數據和請求接口的時序參數的系統2500的部分，其在每個控制器2505和存儲器設備2510上以相對的數據和請求塊DQ[31:0]和RQ[31:0]來表示。在控制器2505上，校準和配置資源包括圖案生成器2515(標為PattB2515)和傳統的串行命令接口2530。在一個實施方式中，圖案生成器2515是線性反饋移位寄存器(LFSR)。在設備2510上，配置資源包括命令接口2535、命令解碼器2540、圖案生成器2545(標為PattA2545)和偽地址生成器2555。命令接口2530和2535是耐用低速接口，用於在控制器2505和存儲器設備2510之間傳輸用於調諧高速鏈路的校準信號和信息。可以在控制器和存儲器設備其中之一上或全部兩者上包含額外的圖案生成器。在該實例中，按其發生順序的描述精細和粗略校準。為了開始精細校準，控制器2505通過串行接口2530發布一個命令，使存儲器設備2510進入校準模式。響應於該校準模式命令，存儲器2510經過數據鏈路和請求鏈路，向控制器2505發送來自圖案生成器2545的確定性測試圖案。控制器2505然後參考一個接收塊(未示出)來調諧控制器的請求和數據接口塊的接收相位。偽地址生成器2555可用於在這種精細校準期間模擬噪聲。在該實例中，控制器接收器的粗略校準可以現在發生；偽地址生成器2555再次用於模擬噪聲。接著，控制器2505向存儲器設備2510發布命令，使數據和請求接口進入到「回送」模式，在該模式中傳送到存儲器設備2510的信號立即被返回到控制器2505。(用於回送數據和請求信號的電路將在下面結合圖26和27詳細描述)。在一個實施方式中，每個偶數編號的數據和請求鏈路通過相鄰的奇數編號的鏈路被每次回送。例如，用於DQ[0]的數據鏈路可通過用於DQ[1]的數據鏈路在系統2500的存儲器側被回送。控制器2505然後將來自圖案生成器2515的確定性測試圖案通過該偶數鏈路傳送到存儲器設備2510，存儲器設備2510通過該奇數鏈路返回該測試圖案。控制器2505一旦接收到返回的測試圖案，就將它們與原始傳輸的圖案相比較以便完成精細和粗略校準。由於返回鏈路已經被校準，誤差就可被認為是在前向鏈路上發布(指向存儲器設備2510)。控制器2505然後校準前向鏈路的時序以便最小化誤差。在該實施方式中，請求鏈路(RQ[3:0])採用了與數據鏈路相同的雙向接口電路，這樣就可以根據與數據鏈路相同的方式來調諧。在可選實施方式中，從請求鏈路到數據鏈路的回送通路可以包括在存儲器設備中，在這些實施方式中，請求鏈路是單向的。以較低速度操作的請求鏈路可以不需要與數據鏈路相同的調諧程度。校準期間的噪聲環境可能沒有精確的反應出通常的存儲器系統的操作。因此，此處所述的回送校準方案對於獲得最大的速度性能來說是不充分的。存儲器系統2500因此支持模擬的噪聲環境。響應於來自控制器2505的命令，偽地址生成器2555將偽地址提供給存儲器塊BLKA0、BLKA1、BLKB0和BLKB1，模擬一個真實的噪聲環境。更一般的，可以在一個現實或模擬的噪聲環境中周期的重複測試過程，以便適應例如溫度或者提供波動。現在將描述用以支持上述測試過程的特定實例電路。下面的圖26和27詳述了圖25的存儲器系統2500的一個方面，用於支持回送校準。更特別地，圖26示出了使用邊頻帶和上述由存儲器到控制器的傳輸進行的讀校準，圖27示出了讀校準完成之後發生的寫校準。圖26詳述了圖25的系統2500的部分，2個控制器側數據接口2605和2610以及相應的2個存儲器設備側數據接口2615和2620。每個控制器側數據接口包括1個測試多路復用器2625、2個調整電路2630和2632、1個串行化器2635、1個解串行化器2640和匹配電路2645。參照數據接口2605，多路復用器2625選擇16寫數據比特Wdata，或者從圖25的例如圖案生成器2515中選擇1個16比特圖案。多路復用器2625的輸出耦合到調整電路2630、2632中的一個。每個調整電路2630和2632用於以公知的技術在每一比特上粗略的調整接收的和預期的測試圖案。串行化器2625，例如是多路復用器，然後將結果16比特數據轉換為串行數據，用以傳輸到接口2616。在描述的實例中，400MHz的時鐘被分布到控制器和存儲器設備，用以同步它們各自的核心，數據和請求信號使用適當的定時和接收時鐘被串行的以6.4Gb/s傳送。用於生成和分布適當的時鐘信號的方法和電路，以及用於掃除時鐘相位以便正確的捕獲數據的方法和電路，都是已知的。因此為了簡潔，此處省略對時鐘生成、分布和調整的論述。在接收側，一對十六的解串行化器將串行接收數據轉換為16比特數據，其被傳送到調整電路2632。當存儲器設備處於操作中時，接收的數據Rdata最終被傳送到核心邏輯(未示出)。在校準模式中，匹配電路2645依照期待的圖案檢查所接收的測試數據Rdata，並向相鄰的接口2610的串行化器2640、調整電路2632和解串行化器2635發布相位控制信號。接口2610具有相似的元件並以相似的方式工作。存儲器側上的寫接口2615包括兩個四對一串行化器2650和2655，一個回送選擇邏輯(多路復用器)2660、兩個一對四解串行化器2662和2665，以及一個圖案使能多路復用器2670。在校準模式中，響應於使能圖案信號EnPattAB，多路復用器2670將來自圖案生成器2545的圖案指引到解串行化器2640，它將來自圖案總線PatternSetA,B的16比特頸狀收縮為四比特。多路復用器2660將結果測試圖案傳送到串行化器2650，它向存儲器控制器的接口2605生成一個串行數據流。在兩個使能信號EnOddLoop和EnEvenLoop中，後者連接到接口2615的輸入和輸出緩存(DQ[0]被認為是「偶數」鏈路，DQ[1]是奇數)。儘管接口2620的輸入和輸出緩存是由使能信號EnOddLoop控制的，但它也具有相似的元件並且以相似的方式工作。為了簡潔省略了接口2620的詳細論述。參考上部的接口對，測試圖案穿越了全部兩個接口2615和2605，最終到達匹配電路2645。匹配電路2645處理相位調整信號ADJRCK，並且因而調整解串行化器2640的輸入相位，直至來自接口2615的確定性圖案如所期望的那樣，其中該匹配電路2645可以用硬體或軟硬體的結合來實現。在典型的實例中，匹配電路2645會關於一個外部參考時鐘來掃描接收時鐘的相位，用以找出集中於一個相位值範圍內的相位偏移量，其中該相位值範圍生成正確的採樣數據。除了相位之外的其他信號特徵也可以被調整(例如終點值、驅動強度和均衡係數)。在支持高速RQ鏈路的實施方式中，在DQ鏈路中調整的相位和其他信號特徵也需要在RQ鏈路中調整。匹配電路2645然後存儲結果相位值。接口2610同時進行同樣的相位校準。圖27描繪了在回送模式中用於「偶數」寫鏈路的配置處理。存儲器設備側上的接口2620中的多路復用器2660從接口2615的解串行化器2662的輸出中選擇。來自接口2605在寫方向中傳送的圖案因而被反饋回接口2610，最終回到圖案匹配電路2645。由於讀信道根據之前結合圖26所記錄的方式來調諧，因此匹配電路2645記錄的誤差就歸於寫信道中。這種處理有時候被稱為「寫投入」校準，其中寫數據的傳輸相位參照一個參考時鐘來校準。圖案匹配電路根據之前描述的用於接收時鐘的相同方式，通過傳輸時鐘調整信號ADJTCK掃除傳輸時鐘的相位，最終獲得提供了所需誤差率的相位設置。然後可使用用於回送信道的偶數讀鏈路，重複用於奇數寫鏈路的處理。在該實例中，所有的偶數鏈路都一起調諧，接著是所有的奇數鏈路。請求鏈路是雙向的，並且可以按相同的方式調諧。其他的實施方式也可以具有單向的RQ鏈路，在這種情況下存儲器設備的請求接口可以修改為使用例如相鄰的DQ鏈路以用於回送檢測。一旦所有的讀和寫鏈路都被調諧，系統就在人為的噪聲環境中使用用於精細調諧的偽核心操作重複校準。在圖19-23的存儲器系統中，存儲器控制器和設備管理包括在集成引導邏輯中用於管理不同數目的設備的請求流。在其他實施方式中，用於存儲器控制器的引導邏輯可以在控制器IC的外部提供，並且每個存儲器IC的引導邏輯也可以同樣的在外部提供。下面的圖28-30描述了一個存儲器系統，其使用存儲器控制器外部的引導邏輯支持一至四個存儲器設備，以及一至四個存儲器設備，用於保持點對點數據和請求鏈路和常數訪問粒度，而不需考慮存儲器設備的數目。圖28描繪了根據一個實施方式的存儲器系統和存儲器設備IC，其中請求引導邏輯在存儲器控制器IC外部提供。在所描繪的系統中，印刷電路板(PCB)2800支持存儲器控制器2805、存儲器模塊2810以及兩個連續性模塊2815。存儲器控制器2805包括四個獨立的存儲器控制器塊2817，其全部通過四個物理請求信道CAw、CAx、CAy和CAz耦合到一個已安裝的存儲器模塊2810上。儘管信道CAw、CAx和CAy通過一個或多個連續性模塊2815和相關的連接器2820耦合到模塊2810上，但每個連接都是點對點的。每個請求信道CAw、CAx、CAy和CAz都包括16個CA鏈路。存儲器模塊2810包括八個存儲陣列MEM和相應的緩存BUFF。每個陣列/緩存對支持四對鏈路，所以在該實例中模塊2810支持總數64個鏈路。每個緩存BUFF接收四個獨立的請求流。每個請求流按順序經過兩個鏈路傳送，並且在每個tRR間隔中為32比特長。緩存提供了引導邏輯和數據寬度調整，這與前述的集成了存儲陣列的其他實施方式相似。這樣可以在系統中使用傳統的存儲陣列，也能獲得前述實施方式的某些方面的優點。存儲器控制器2805省略了引導邏輯，因為它已結合圖19-24在上面描述過了。然而，存不存在連續性模塊都能起到相似的作用。在其他實施方式中，連續性模塊可以用其他的開關機制來替代，例如是連接器，它在沒有存儲器模塊時短接，或者是連接器2820或板2800內的有源開關。右下角的圖例表示一個已安裝的模塊2810通信四個32位元組請求分組……。(across)圖29描繪了圖28所介紹的存儲器系統處於雙模塊配置或模式下。虛線表示移走了圖28的最左邊的連續性模塊2815後，斷開的請求信道的部分。延伸到該模塊的請求信道現在向第二存儲器模塊2810提供了點對點連接。每個緩存BUFF接收2個獨立的請求流，每個請求流經過兩個鏈路傳送，並且在每個tRR間隔中為32比特長。兩個模塊中的每一個的請求信道寬度相對於單設備實施方式都是其一半，因此請求信道寬度從存儲器控制器2805的角度看，在兩種配置中都是相同的。圖30描繪了結合圖28和29描述的存儲器系統，但這裡是完全組裝的四模塊配置。虛線再次表示移走連續性模塊2815後，斷開的請求信道的部分。四個請求信道中的每一個都延伸到一個存儲器模塊2810，其允許每個存儲器控制器塊2817將完整的請求傳輸到一個模塊2810中。兩個模塊中的每一個的請求信道寬度相對於雙設備實施方式都再是其一半，因此請求信道寬度從存儲器控制器2805的角度看，還是相同的。每個緩存BUFF接收一個獨立的請求流，每個請求流按順序經過兩個鏈路傳送，並且在每個tRR間隔中為32比特長。緩存BUFF可以用於數據和請求的引導，但如果存儲器設備支持這種功能的話也是可以省略的。存儲器控制器2805根據模塊的數目，調整指向存儲器模塊2810的請求中的存儲體、行和列地址欄位。儘管未示出，但存儲器控制器2805可包括寄存器或其他用來表示附加存儲器設備的數目的機制。存儲器模塊2810同樣包括寄存器或其他配置機制。例如，存儲器控制器2805可在每個安裝的模塊中加載一個寄存器，用以按適合於安裝模塊的給定數目和類型，來配置數據和請求埠。這樣，圖28-30的存儲器系統支持不同數目的存儲器設備，同時從存儲器控制器的角度保持相同的數據訪問粒度。用於設計集成電路或集成電路的一部分的處理產品，可以是計算機可讀介質，例如磁帶或光碟或磁碟，其中該集成電路包括這裡所描述的一個或多個電路。計算機可讀介質可以用數據結構或其他描述了電路的信息來編碼，其中這些電路物理地以集成電路或集成電路的部分來示例。儘管可採用各種形式用於這種編碼，但這些數據結構通常以CaltechIntermediateFormat(CIF)、CalmaGDSIIStreamFormat(GDSII)或ElectronicDesignInterchangeFormat(EDIF)來寫入。這些技術在集成電路設計領域可以從上述類型的示意圖和相應的描述中得出這些數據結構，並且在計算機可讀介質上編碼這些數據結構。集成電路製造領域的技術人員可使用這種編碼的數據來製造包含一個或多個上述電路的集成電路。在前面的描述和附圖中，闡述了特定的術語和附圖標記，用以對前面的實施方式進行詳盡的理解。在某些例子中，術語和標記意味著不需要實施本發明的特定細節。而且，術語「系統」可以指完整的通信系統，包括傳輸機和接收機，或者可以指通信系統的一部分，例如傳輸機、接收機或IC或其他包括傳輸機和/或接收機的元件。另外一些實施方式對本領域技術人員來說是顯而易見的。某些元件以直接連接到另一元件上示出，而其他元件以通過中間元件來連接示出。在每個例子中，互連或「耦合」的方法是在兩個或多個電路節點(例如，焊盤、線或終端)之間建立電通信。這種耦合通常採用大量的電路配置來實現，正如本領域技術人員所理解的那樣。因此，所附權利要求的精神和範圍將不會限制在前面的說明中。只有那些特別陳述了「用於……的方法」或「用於……的步驟」的權利要求將會根據35U.S.C§112的第六段所需要的方式來解釋。其他實施方式在一個實施方式中，存儲器控制器包括：存儲器請求生成器，用於生成一個或多個存儲器請求；以及控制器邏輯，用於基於存儲器請求，在至少兩個模式中的一個中，生成多個用於對駐留在存儲器模塊中的一個或多個存儲器設備進行尋址或控制的控制和地址(CA)信號，上述模式包括：第一模式，在該模式中控制器邏輯生成用於第一存儲器設備的第一CA信號，並將該第一CA信號通過第一鏈路以第一信令速率傳輸到該第一存儲器設備，以及在該模式中控制器邏輯生成用於第二存儲器設備的第二CA信號，並將該第二CA信號通過第二鏈路以第一信令速率傳輸到該第二存儲器設備；以及第二模式，在該模式中，控制器邏輯生成用於第三存儲器設備的第三CA信號，並將該第三CA信號通過第一鏈路和第二鏈路兩者以第二信令速率傳輸到該第三存儲器設備。在一個實施方式中，存儲器設備包括：多個用於存儲數據的存儲器單元；耦合到存儲器單元和多個輸入輸出針腳的接口電路，其中該針腳包括第一和第二組控制和地址(CA)針腳，該接口電路可被配置為在至少兩個模式中的一個中接收CA信號，上述模式包括：第一模式，在該模式中，通過第一和第二組CA針腳兩者以第一信令速率接收CA信號；以及第二模式，在該模式中，通過第一組CA針腳和第二組CA針腳兩者以第二信令速率接收CA信號。在存儲器設備的一個實例中，第二信令速率高於第一信令速率。在另一個實例中，第二信令速率是第一信令速率的二倍。在一個實施方式中，存儲器系統包括：一個或多個存儲器設備，駐留在一個或多個存儲器模塊上；存儲器控制器，在至少2個模式中的一個中，生成多個用於對一個或多個存儲器設備進行尋址或控制的控制和地址(CA)信號，上述模式包括：第一模式，在該模式中存儲器控制器生成用於第一存儲器設備的第一CA信號，並將該第一CA信號通過第一鏈路以第一信令速率傳輸到該第一存儲器設備，以及在該模式中存儲器控制器生成用於第二存儲器設備的第二CA信號，並將該第二CA信號通過第二鏈路以第二信令速率傳輸到該第二存儲器設備；以及第二模式，在該模式中，存儲器控制器生成用於第三存儲器設備的第三CA信號，並將該第三CA信號通過第一鏈路和第二鏈路兩者以第二信令速率傳輸到該第三存儲器設備。在存儲器系統的另外的實例中，(1)第三存儲器設備是第一存儲器設備，(2)第二信令速率低於第一信令速率，(3)第二信令速率是第一信令速率的一半，(4)在第一模式中，第一信令速率是從第一存儲器設備和第二存儲器設備讀出的數據信號的數據信令速率的一半，和/或(5)第一鏈路和第二鏈路兩者都連接到第一和第二存儲器設備中的每一個上，並且第一存儲器設備和第二存儲器設備駐留在形成存儲器模塊的電路板的相對兩側。在一個實施方式中，在存儲器控制器和一個或多個存儲器設備之間耦合的緩存包括：第一和第二組輸入針腳，用於從存儲器控制器接收命令和地址(CA)信號；以及第一和第二組輸出針腳，用於向一個或多個存儲器設備輸出經轉換的CA信號；緩存可配置為在至少兩個模式中的一種下操作，上述模式包括：在第一模式中，緩存通過第一組輸入針腳以第一信令速率接收用於第一存儲器設備的第一CA信號，以及通過第二組輸入針腳以第一信令速率接收用於第二存儲器設備的第二CA信號，將該第一和第二CA信號轉換為分別與第一存儲器設備和第二存儲器設備兼容的第一和第二轉換CA信號，以及將第一轉換CA信號通過第一組輸出針腳傳輸到第一存儲器設備，將第二轉換CA信號通過第二組輸出針腳傳輸到第二存儲器設備；以及在第二模式中，緩存通過第一和第二組輸入針腳以第二信令速率接收用於第三存儲器設備的第三CA信號，將第三CA信號轉換為與第三存儲器設備兼容的第三轉換CA信號，以及將第三轉換CA信號通過第一和第二輸出針腳傳輸到第三存儲器設備。在緩存的各種實例中，第二信令速率低於第一信令速率(例如第二信令速率是第一信令速率的一半)；第一和第二輸出針腳具有相同的信號寬度，它們分別比第一和第二輸入針腳寬，第一和第二輸出針腳以第三信令速率操作，該第三信令在第一模式和第二模式兩者中都低於第一信令速率和第二信令速率；以及在第一模式中，第一和第二輸出針腳以第三信令速率操作，在第二模式中，第一和第二輸出針腳以低於第三信令速率的第四信令速率操作。在一個實施方式中，控制駐留在一個或多個存儲器模塊中的一個或多個存儲器設備的方法，包括：在至少兩個模式中的一個中，生成多個用於對一個或多個存儲器設備進行尋址或控制的控制和地址(CA)信號，上述模式包括：第一模式，在該模式中第一CA信號通過第一鏈路以第一信令速率傳輸到第一存儲器設備，第二CA信號通過第二鏈路以第一信令速率傳輸到第二存儲器設備；以及第二模式，在該模式中用於第三存儲器設備的第三CA信號通過第一鏈路和第二鏈路兩者以第二信令速率傳輸；以及用CA信號訪問該一個或多個存儲器設備。在該方法的實例中，第二信令速率低於第一信令速率(例如第二信令速率是第一信令速率的一半)；以及在第一模式中，第一信令速率是從第一和第二存儲器設備讀出的數據信號的信令速率的一半。在一個實施方式中，操作存儲器設備的方法包括：在至少2個模式中的一個中接收控制和地址(CA)信號，上述模式包括：第一模式，在該模式中，通過存儲器設備的第一和第二組CA針腳以第一信令速率接收CA信號；以及第二模式，在該模式中，通過第一組CA針腳而不是第二組CA針腳，以第二信令速率接收CA信號。在該方法的一個實例中，第二信令速率高於第一信令速率(例如第二信令速率是第一信令速率的二倍)；以及在第二模式中，第二信令速率是從存儲器設備讀出的數據信號的信令速率的一半。當前第1頁1&nbsp2&nbsp3&nbsp