極性驅動的動態片內終結的製作方法

2023-09-18 03:45:00

專利名稱：極性驅動的動態片內終結的製作方法
技術領域：
本發明的實施例在總體上涉及集成電路領域，更具體而言，涉及用於時間復用片 內終結(on-die termination)的系統、方法和設備。
背景技術：
諸如存儲器件的集成電路的工作頻率不斷在提高。為了利用這些高頻率，將計算 系統設計成以類似的頻率沿著其總線以及在系統部件之間傳輸信號。在系統部件之間(例如在集成電路之間)以高頻發送和接收數據時可能會遇到一 些困難。總線的行為類似於傳輸線，阻抗失配會導致信號反射和幹涉效應。可以利用終結 電阻以通過匹配阻抗來使信號反射最小化，從而在互連上保持信號質量。諸如雙倍數據速率(DDR)動態隨機存取存儲器件(DRAM)的常規存儲系統通常具 有多點總線架構，用位於母板上的電阻器終結該總線架構。在其他常規的存儲系統中，終結 電阻位於集成電路上。「片內終結(ODT) —詞是指位於集成電路上的終結電阻。在常規系統中，在初始化 計算系統的時候設置ODT的值。在初始化之後，可以用初始化期間設置的值激活ODT或使
其無效。


在附圖中以舉例的方式而非限制的方式示出了本發明的實施例，在附圖中相同的 附圖標記表示相同的元件。圖1為示出根據本發明實施例實施的計算系統的選定方面的高級方框圖；圖2為示出根據本發明實施例實施的計算系統的選定方面的方框圖；圖3為示出根據本發明實施例的片內終結(ODT)激活和ODT值選擇的選定方面的 時序圖；圖4A為示出根據本發明實施例的ODT控制邏輯的選定方面的圖表；圖4B為示出根據本發明實施例的ODT控制邏輯的可選實例的選定方面的圖表；圖5為示出根據本發明實施例的均衡存儲系統內的終結的選定方面的方框圖；圖6為示出用於從根據本發明實施例實施的具有ODT的存儲器件中進行讀取的方 法的選定方面的流程圖；圖7為示出用於對根據本發明實施例實施的具有ODT的存儲器件進行寫入的方法 的選定方面的流程圖；圖8A和8B為示出計算系統的選定方面的方框圖。
具體實施例方式本發明的實施例在總體上涉及用於極性驅動的片內終結的系統、方法和設備。在 實施例中，集成電路在第一個時鐘期間在其ODT管腳處接收片內終結(ODT)激活信號。集成 電路還在第二個時鐘期間在其ODT管腳處接收ODT值選擇信號。在一些實施例中，集成電 路在內部控制終結的長度。例如，在一些實施例中，集成電路在內部確定何時使ODT無效。圖1為示出根據本發明實施例實施的計算系統的選定方面的高級方框圖。計算系 統100包括控制器102和兩個存儲器通道104。控制器102可以是適於至少部分地控制處 理器(未示出)和一個或多個集成電路(例如存儲器件)之間的信息傳輸的任何類型的控 制器。在一些實施例中，控制器102為存儲器控制器。控制器102包括片內終結(ODT)控 制邏輯106。如下文進一步所述，在實施例中，ODT控制邏輯106為系統100中的一個或多 個集成電路確定適當的ODT值。存儲器通道104包括存儲器模塊110，每個存儲器模塊例如具有兩列存儲器件(例 如，每邊一個)。存儲器模塊110可以基於沿一個邊的兩側都具有手指的印刷電路板，以產 生可以插入到另一電路板上的連接器中的雙列直插存儲模塊(DIMM)，所述另一電路板承載 系統的其他部件。模塊110中為存儲器件112。存儲器件可以是商用型動態隨機存取存儲 器(DRAM)，例如雙倍數據速率(DDR) DRAM。在實施例中，每個模塊110包括兩列(例如模塊 的每側上有一列)。寄存器114可以為相應的列接收和存儲信息。在實施例中，控制器102經由互連116與模塊110耦合。互連116可以包括任意 數量的數據線、地址線、晶片選擇線和/或其他線。此外，存儲器控制器102經由片內終結 (ODT)線120與每一列耦合。在實施例中，ODT線120為存儲器件112提供ODT激活信號。 ODT激活信號是指為集成電路或一組集成電路激活ODT的信號。如下文進一步所述，ODT線 120還可以為存儲器件112提供ODT值選擇信號。ODT值選擇信號是指表示期望的ODT值 的信號。在一些實施例中，ODT激活信號為整列的存儲器件112激活0DT。類似地，在一些 實施例中，ODT值選擇信號為整列的存儲器件112選擇ODT值。在這種實施例中，可以將用 於列內的存儲器件的ODT管腳以菊花鏈方式連接到一起，從而將同樣的ODT信號(例如ODT 激活信號和ODT值選擇信號)發送到列內的存儲器件。圖1所示的存儲器通道、存儲器模塊和存儲器件的數量是示意性的。本發明的實 施例可以具有不同數量的存儲器通道、不同數量的存儲器模塊和/或不同數量的存儲器 件。此外，圖1所示的拓撲和架構是示意性的。本發明的實施例可以具有不同的拓撲和/ 或不同的架構特徵。圖2為示出根據本發明實施例實施的計算系統的選定方面的方框圖。計算系統 200包括通過互連220耦合到一起的存儲器控制器210和存儲器件230。在一些實施例中， 存儲器控制器210為用於計算系統200的晶片組的一部分，而存儲器件230為用於計算系 統200的存儲子系統的一部分。存儲器件230可以是諸如DDR3同步DRAM (SDRAM)的DRAM。 例如，互連220寬泛地表示若干不同數據線、地址線、控制線等。存儲器控制器210包括輸入/輸出(I/O)電路212和ODT控制邏輯214。I/O電 路212可以是適於跟存儲器件230發送和接收信息(例如數據、ODT信號、地址等)的任何 I/O電路。在一些實施例中，ODT控制邏輯214為存儲器控制器210和/或存儲器件230確定適當的ODT值。例如，ODT控制邏輯214在讀取和寫入操作期間都可以動態地為存儲器 控制器210和/或存儲器件230確定適當的ODT值。以下在圖4A和4B中進一步討論ODT 控制邏輯214。存儲器件230包括I/O電路232、終結電阻邏輯234和控制邏輯240。I/O電路232 可以是適於跟存儲器控制器210發送和接收信息(例如數據、ODT信號、地址等)的任何I/ 0電路。在一些實施例中，終結電阻邏輯234包括可以被選擇性激活以便為I/O電路232動 態提供多個終結電阻的多個終結腳。存儲器件230通過多個管腳耦合到互連220，所述多個管腳例如包括管腳236和 238。術語「管腳」寬泛地指用於集成電路的電互連(例如集成電路上的焊盤或其他電接 觸)。為了易於描述，圖2示出單個管腳236，但是要理解，通常使用多個管腳來傳輸數據、 地址、命令(例如讀取/寫入管腳)等。在實施例中，管腳238為ODT管腳。ODT管腳是指 在一些常規系統中接收ODT激活信號的管腳。在實施例中，控制邏輯240使得能夠在ODT管腳238上復用(例如時間復用)兩個 或更多個信號。例如，在一些實施例中，控制邏輯240使得能夠在ODT管腳238上復用ODT 激活信號和ODT值選擇信號。在一些實施例中，控制邏輯240可以識別並鎖存在ODT管腳 238上復用的不同信號中的每一個。鎖存器可以在限定的時間段(例如一定數目的時鐘周 期)內保持置位，以拒絕例如由控制器210造成的鎖存器的狀態復位。在限定的時間長度 之後，控制邏輯240可以允許狀態復位以將ODT管腳的控制返還給控制器210。在一些實施例中，控制邏輯240包括ODT激活邏輯242和ODT值選擇邏輯244。ODT 激活邏輯242檢測ODT管腳238上的ODT激活信號並響應於接收到ODT激活信號而激活終 結電阻邏輯234。在一些實施例中，ODT激活邏輯242包括鎖存器246。鎖存器246識別並 鎖存在ODT管腳238上接收的ODT激活信號。鎖存器246可以在其檢測到ODT激活信號之 後在限定的時間段內保持置位。例如，在一些實施例中，鎖存器可以在其檢測到ODT激活信 號之後在兩個時鐘周期內保持置位。由於鎖存器246在限定的時間長度內保持置位，所以 可以在不使ODT激活信號復位的情況下在ODT管腳238上接收其他信號(例如ODT值選擇 信號)。在一些實施例中，鎖存器246保持置位的時間段是可以配置的(例如，通過在寄存 器中的值中設置一個值)。在一些實施例中，存儲器件230能夠確定何時使其ODT無效(例如，何時使終結電 阻邏輯234無效)。術語「終結長度」寬泛地指激活ODT的時間量。所示的ODT激活邏輯 242的實施例包括終結長度控制邏輯250。終結長度(TL)控制邏輯250為終結電阻邏輯 234所提供的ODT確定適當的終結長度。在一些實施例中，TL控制邏輯250至少部分基於從控制器210接收的命令(例如， 讀取或寫入命令)確定終結長度。例如，在一些實施例中，TL控制邏輯250對所接收的命 令進行解碼(或部分解碼)並確定與命令相關聯的突髮長度(burst length)。TL控制邏 輯250然後可以至少部分基於突髮長度確定終結長度。例如，終結長度可以至少部分基於 表達式BL/M+N(其中BL為相關命令的突髮長度)。在一些實施例中，M和N都等於2。在 可選實施例中，終結長度可以基於不同的表達式且/或M和/或N的值可以不同。在一些實施例中，TL控制邏輯250在終結長度期滿之後使ODT無效。控制邏輯240 然後可以將ODT的控制返回到控制器210。將ODT的控制返回到控制器210例如可以包括允許由控制器210對鎖存器246和248進行置位/復位。ODT值選擇邏輯244檢測ODT管腳238上的ODT值選擇信號，然後(至少部分地) 基於所接收的ODT值選擇信號設置終結電阻邏輯234的電阻水平。在一些實施例中，例如 在系統初始化期間分別用主要和輔助ODT值配置寄存器252和254。在這種實施例中，ODT 值選擇邏輯244基於所接收的ODT值選擇信號從寄存器252或254中選擇ODT值。例如， 如果ODT值選擇信號為高(在邏輯上)，那麼ODT值選擇邏輯244可以從寄存器252中選擇 值。類似地，如果ODT值選擇信號為低，那麼ODT值選擇邏輯244可以從寄存器254中選擇 值。在一些實施例中，ODT值選擇邏輯244包括鎖存器248。鎖存器248識別並鎖存在ODT 管腳238上接收到的ODT值選擇信號。鎖存器248可以在其檢測到ODT值選擇信號之後在 限定的時間段內保持置位。圖3為示出根據本發明實施例的ODT激活和ODT值選擇的選定方面的時序圖。該 時序圖示出了用於具有2R/1R構造的存儲系統的背對背寫入(例如DIMM到DIMM)。第一次 寫入寫到DIMM l,Rank 1 (D1/R1)，第二次寫入寫到D2/R1。如下文進一步所述，在一些實施 例中，DRAM能夠對它在其ODT管腳上接收的信號進行時間復用並在內部控制用於ODT的終
結長度。在一些實施例中，DRAM能夠對其ODT管腳上的兩個或更多個信號進行時間復用， 因為其識別並鎖存不同信號中的每一個。例如，參考302，D1/R1和D2/R1接收並識別ODT 激活信號。D1/R1和D2/R1鎖存所接收的ODT激活信號並在限定的時間長度內防止鎖存器 的復位。參考304，D1/R1和D2/R1在它們相應的ODT管腳上接收並鎖存ODT值選擇信號。 在一些實施例中，如果ODT值選擇信號為邏輯高，那麼DRAM訪問第一寄存器以獲得ODT值 (例如圖2所示的寄存器252)。類似地，如果ODT值選擇信號為邏輯低，那麼DRAM訪問第二 寄存器以獲得ODT值(例如圖2所示的寄存器254)。於是，在TO處DRAM識別(並鎖存) ODT激活信號，在Tl處DRAM識別(並鎖存)ODT值選擇信號。利用如308所示的適當值激 活用於每個DRAM的ODT。在一些實施例中，DRAM(例如與D1/R1和/或D2/R2相關聯的任何或所有DRAM) 在內部控制終結長度。即，在一些實施例中，DRAM確定用於命令的終結長度，並隨後在終結 長度期滿之後使ODT無效。在所示的實施例中，由用於每列存儲器的內部ODT信號(例如 306)示出ODT的內部控制。D1/R1中的DRAM在316:處使內部ODT無效，D2/R1中的存儲器 件在3162處使內部ODT無效。在一些實施例中，每個DRAM在使ODT無效之後釋放ODT管 腳的控制。例如，如果ODT管腳上的信號在T7處變高，那麼DRAM識別出正在表明(assert) ODT激活信號。如312所示，在T7處再次表明ODT激活信號。在一些實施例中，DRAM鎖存ODT激 活信號並在限定的時間段內防止該信號復位。可以在ODT管腳上復用兩個或更多個信號， 因為DRAM識別並鎖存所接收的信號。例如，DRAM在T8處識別出在它們相應的ODT管腳上 有ODT值選擇信號(314)。在一些實施例中，在T15處，DRAM在內部控制終結長度並隨後將 ODT管腳的控制返回給(例如)存儲器控制器(如318所示)。本發明的實施例通過對在ODT管腳上接收的信號進行時間復用，在不向DRAM增加 新管腳的情況下支持動態0DT。由於可以動態地選擇用於每列存儲器的ODT值，所以存儲器 通道的終結的平衡得到了改善。例如，圖3示出至D1/R1和D2/R1的背對背寫入。在存儲
7器控制器正在向D1/R1寫入時將用於D1/R1的ODT值動態設置成60歐姆(308)，在存儲器 控制器正在向D2/R1寫入時將其動態設置成20歐姆(310》。類似地，在存儲器控制器正在 向D1/R1寫入時將用於D2/R1的ODT值動態設置成20歐姆(3082)，在存儲器控制器正在向 D2/R1寫入時將其動態設置成60歐姆(3102)。圖4A為示出根據本發明實施例的ODT控制邏輯的選定方面的圖表。根據本發明 的實施例，表400中示出的ODT控制邏輯可以由存儲器控制器來使用以動態設置適當的ODT 值。應該理解的是，出於示例性的目的選擇圖4所示的構造和值。與圖4所示的構造和值 相比，本發明的實施例可以具有不同的構造和/或具有不同的值。在所示的實施例中，存儲 系統包括兩個雙列直插存儲模塊(DIMM)，其被表示為DIMM 1和DIMM 2。DIMM 1具有兩列 存儲器件，而DIMM 2具有一列存儲器件。表400中的每一行示出了命令以及與該命令相關 聯的ODT值。以行402為例，如果存儲器控制器向DIMM 1, Rank 1 (D1/R1)發出寫入命令， 那麼就將控制器的終結設置成無限大(例如，關閉)，且用於D1/R1的ODT值為120歐姆。 此外，用於D1/R2的ODT值為無限大，D2/R1被設置成20歐姆。表400中其餘的行示出根 據本發明實施例的用於針對DIMM和Rank的各種組合的讀寫命令的適當ODT值的實例。圖4B為示出根據本發明實施例的ODT控制邏輯的可選實例的選定方面的圖表。表 410示出一個實例，其中存儲器控制器動態地控制用於各自具有兩個DIMM的兩個存儲器通 道的0DT。用於第一存儲器通道的ODT值由412和414所示。用於第二存儲器通道的ODT 值由416和418所示。應該理解的是，出於示例性的目的選擇圖4B所示的構造和/或值。 本發明的實施例可以包括不同的構造和/或不同的ODT值。圖5為示出根據本發明實施例的均衡存儲系統內的終結的選定方面的方框圖。存 儲系統500包括存儲模塊(例如DIMM) 512和514。模塊512包括列516-518，模塊514包 括列520。於是，存儲系統500具有2R/1R構造。應該理解的是，所示的構造僅僅是出於示 例性的目的，本發明的實施例可以具有很寬範圍的構造。所示的每一列包括多個存儲器件 (例如DRAM)。在一些實施例中，每個存儲器件包括保持第一 ODT值的第一寄存器和保持第 二 ODT值的第二寄存器。給定列中的存儲器件可以在它們相應的寄存器中存儲相同的值。 於是，列516中的所有存儲器件例如可以由它們相應的第一寄存器中的第一 ODT值和它們 相應的第二寄存器中的第二 ODT值來配置。在實施例中，將列516和518中的存儲器件配置成在第一寄存器中存儲120歐姆 的ODT值並在第二寄存器中存儲40歐姆的ODT值。將列520中的存儲器件配置成在第一寄 存器中存儲120歐姆的值並在第二寄存器中存儲20歐姆的值。在這種實施例中，模塊512 或模塊514的有效電阻可以看起來基本等於20歐姆。應該理解的是，在實踐中，本發明的 實施例可以包括很寬範圍的構造和/或很寬範圍的ODT值。圖6為示出從根據本發明實施例實施的具有ODT的存儲器件中進行讀取的方法的 選定方面的流程圖。在602初始化計算系統。初始化計算系統可以包括引導系統、從低功 率狀態為系統加電、使系統(或系統一部分)復位等。參考過程方框604，對計算系統的存儲器的多個方面進行初始化。在一些實施例 中，計算系統的基本輸入/輸出系統(BIOS)管理初始化的多個方面。在其他實施例中，計 算系統的存儲器控制器管理初始化過程的多個方面。初始化過程可以包括在存儲系統內的 每個存儲器件的一個或多個寄存器中設置ODT值。例如，對於每個存儲器件，可以在第一寄
8存器中設置第一 ODT值，在第二寄存器中設置第二 ODT值。初始化過程之後，計算系統可以從存儲系統讀取數據或向存儲系統寫入數據，如 606所示。如果存儲器控制器發出寫命令(610)，那麼如612所示該流程在圖7中繼續。或 者，如果存儲器控制器發出讀命令，那麼該流程在608處繼續。在一些實施例中，可以在從 一列存儲器讀取數據之前將存儲器控制器的ODT設置為適當的值，如609所示。在所示的實 例中，有兩列(分別由614和620表示)，並且可以將讀命令引導到任何一列。為了易於描 述，圖6所示的流程沿著將讀命令引導到列2的情形進行。於是，分別如616和618所示， 可以(但不是必須)使用於列1的ODT失效，使得列1沒有終結。應該理解的是，用於從列 1進行讀取的流程可以基本上類似於用於從列2進行讀取的流程。參考過程方框622，存儲器控制器(或其他集成電路)表明ODT激活信號。在一些 實施例中，存儲器控制器至少部分基於ODT控制邏輯(例如圖2所示的ODT控制邏輯214) 表明ODT激活信號。列2的存儲器件檢測到表明了 ODT激活信號。在一些實施例中，每個 存儲器件包括控制邏輯(例如圖2所示的控制邏輯240)，以檢測ODT管腳上的ODT激活信 號。存儲器件中的控制邏輯可以在限定的時間段內鎖存ODT激活信號，在該時間段內拒絕 鎖存器的狀態復位。參考過程方框624，存儲器控制器選擇用於列2中的存儲器件的ODT值。例如，存 儲器控制器可以向列2中的每個存儲器件發送ODT值選擇信號。或者，存儲器控制器可以 向列2發送ODT值選擇信號，列2又可以將該信號分配給該列內的每個存儲器件。存儲器 件可以在它們相應的ODT管腳上接收ODT值選擇信號。於是，在一些實施例中，在ODT管腳 上對ODT激活信號和ODT值選擇信號進行時間復用。響應於接收到ODT激活信號和ODT值選擇信號，存儲器件可以提供適當水平的終 結。在一些實施例中，存儲器件可以在內部(例如使用圖2所示的TL控制邏輯250)控制終 結長度，然後將ODT控制返回給控制器。隨後，存儲器控制器可以從列2讀取數據突發。參 考過程方框626，完成讀取突發(read burst) 0在一些實施例中，存儲器件允許在限定的時 間段之後將它們的內部控制邏輯的狀態(例如ODT激活狀態和/或選定的ODT值)復位。 存儲器件使ODT無效，如628所示。圖7為示出向根據本發明實施例實施的具有ODT的存儲器件進行寫入的方法的選 定方面的流程圖。參考過程方框702，對系統進行初始化。初始化計算系統可以包括引導系 統、從低功率狀態為系統加電、使系統(或系統的一部分)復位等。在一些實施例中，可以 在向一列存儲器寫入數據之前使存儲器控制器的ODT無效。在可選實施例中，可以在向該 列存儲器寫入數據之前將存儲器控制器的ODT設置為適當的值。為了易於描述，圖7所示的實施例包括分別如附圖標記706和720所示的兩列。然 而，應該理解的是，本發明的實施例可以具有更多列的存儲器或更少列的存儲器。為了易於 描述，以下描述與對列1進行寫入相關的流程。應該理解的是，用於對列2進行寫入的流程 可以基本與用於對列1進行寫入的流程相同。參考過程方框708，存儲器控制器確定是否激活用於列2的0DT。例如，存儲器控 制器可以實施ODT控制邏輯以判斷是否以及何時激活用於一列或多列存儲器的0DT。如果 存儲器控制器決定不使用0DT，那麼其可以使用於列2的ODT無效，如710所示。或者，如712所示，存儲器控制器可以通過表明ODT激活信號來為激活用於列2中的每個存儲器件的0DT。在一些實施例中，列2內的每個存儲器件包括控制邏輯，以識別並 鎖存可以在每個存儲器件的ODT管腳上接收的ODT激活信號。控制邏輯可以在限定的時間 段內防止鎖存器復位，從而可以在ODT管腳上復用兩個或更多個信號。參考過程方框714，存儲器控制器選擇用於列2中的存儲器件的ODT值。在一些實 施例中，存儲器控制器至少部分基於ODT控制邏輯(例如參見圖4A和4B)進行選擇。存儲 器控制器可以在發送ODT激活信號的同一根線上表明ODT值選擇信號。列2中的每個存儲 器件都可以在接收到ODT值選擇信號時識別並鎖存它。存儲器件可以響應於接收ODT激活 信號和ODT值選擇信號激活適當水平的終結。在一些實施例中，存儲器件在內部(使用例 如如圖2所示的TL控制邏輯250)控制終結長度，然後將ODT的控制返回給控制器。存儲器控制器可以在存儲器件已經激活適當水平的終結之後向列2寫入數據(例 如在寫入突發(write burst)中)。參考過程方框716，完成寫入突發。在一些實施例中， 在限定的時間段之後，存儲器件將復位ODT激活狀態的控制返回給控制器。參考過程方框 718，存儲器件使ODT激活信號無效。過程方框722-732示出了用於對列2進行寫入的流程 的多個方面。未對該流程進行進一步的詳細描述，因為其基本上與用於對列1進行寫入的 流程相同。圖8A和8B為分別示出計算系統800和900的選定方面的方框圖。計算系統800 包括與互連820耦合的處理器810。在一些實施例中，可以互換地使用術語處理器和中央處 理單元(CPU)。在一個實施例中，處理器810是可以從Santa Clara, California的Intel Corporation獲得的XEON 系列處理器中的處理器。在可選實施例中，可以使用其他處理 器。在另一個可選實施例中，處理器810可以包括多個處理器內核。在一個實施例中，晶片830是晶片組的部件。互連820可以是點到點互連，或者其 可以連接到(例如晶片組的)兩個或更多個晶片。晶片830包括可以與主系統存儲器(例 如如圖1所示)耦合的存儲器控制器840。在可選實施例中，存儲器控制器840可以與處理 器810位於同一晶片上，如圖8Β所示。存儲系統844可以為計算系統800 (和計算系統900)提供主存儲器。在一些實施 例中，存儲系統844內的每個存儲器件846包括控制邏輯848。控制邏輯848使得存儲器 件846能夠在例如ODT管腳上復用兩個或更多個信號。此外，存儲器控制器840可以包括 ODT控制邏輯842。在一些實施例中，ODT控制邏輯842使得存儲器控制器840能夠為存儲 系統844中的存儲器件確定適當的ODT值。輸入/輸出(1/0)控制器850控制處理器810和一個或多個1/0接口(例如有線 或無線網絡接口)和/或1/0裝置之間的數據流。例如，在所示的實施例中，1/0控制器850 控制處理器810和無線發射機和接收機860之間的數據流。在可選實施例中，可以將存儲 器控制器840和1/0控制器850集成到單個控制器中。也可以作為用於存儲機器可執行指令的機器可讀介質來提供本發明實施例的元 件。該機器可讀介質可以包括，但不限於閃速存儲器、光碟、光碟只讀存儲器(CD-ROM)、數 字多用/視頻盤(DVD) ROM、隨機存取存儲器(RAM)、可擦除可編程只讀存儲器(EPROM)、電 可擦除可編程只讀存儲器(EEPROM)、磁卡或光卡、傳播介質或其他種類的適於存儲電子指 令的機器可讀介質。例如，可以將本發明的實施例作為電腦程式下載，可以經由通信鏈路 (例如數據機或網絡連接)通過包含在載波或其他傳播介質中的數據信號將該電腦程式從遠程計算機(例如伺服器)傳輸到請求計算機(例如客戶機)。應當理解的是，在本申請中通篇提到的「一個實施例」或「實施例」表示在本發明 的至少一個實施例中包括結合實施例描述的特定特徵、結構或特點。因此，要強調且應當理 解的是，在本申請的各個部分中兩次或更多次提到「實施例」或「一個實施例」或「可選實施 例」未必都是指同一個實施例。此外，如果適當，可以在本發明的一個或多個實施例中組合 特定的特徵、結構或特點。類似地，應當理解的是，在對本發明實施例的上述描述中，為了使公開內容更流暢 簡潔以有助於理解本發明各方面中的一個或多個方面，有時將各個特徵組合在單個實施 例、圖或其描述中。然而，不應將這種公開方法視為反映這樣的意圖，即所要求保護的主題 要求比明確記載在每一個權利要求中的特徵更多的特徵。相反，如所附權利要求書所反映 的那樣，本發明的各方面體現在少於單個上述公開的實施例的所有特徵上。於是，在此將詳 細說明所附的權利要求書明確地併入到該詳細說明中。
1權利要求
一種集成電路，包括輸入/輸出(I/O)電路，其用於接收命令；片內終結(ODT)管腳，其用於接收一個或多個ODT信號；以及耦合到所述ODT管腳的控制邏輯，所述控制邏輯用於至少部分實現在所述ODT管腳上復用ODT激活信號和ODT值選擇信號，所述控制邏輯還用於至少部分基於所述命令控制終結長度。
2.根據權利要求1所述的集成電路，還包括與所述控制邏輯和所述I/O電路耦合的終結電阻電路，所述終結電阻電路用於為所述 I/O電路動態地提供主要ODT電阻和輔助ODT電阻中的一個。
3.根據權利要求2所述的集成電路，其中所述控制邏輯包括ODT激活邏輯，其用於在第一時鐘期間檢測所述ODT管腳上的ODT激活信號；以及 ODT值選擇邏輯，其用於在第二時鐘期間檢測所述ODT管腳上的ODT值選擇信號並至少 部分基於所述ODT值選擇信號選擇第一 ODT值和第二 ODT值中的一個。
4.根據權利要求3所述的集成電路，其中所述ODT激活邏輯還用於對所述命令進行解 碼並至少部分地基於所述命令確定終結長度。
5.根據權利要求3所述的集成電路，還包括 第一寄存器，其用於包含所述主要ODT值；以及 第二寄存器，其用於包含所述輔助ODT值。
6.根據權利要求5所述的集成電路，其中所述ODT值選擇邏輯用於如果所述ODT值選擇信號為邏輯1，則從所述第一寄存器選擇所述主要ODT值；並且 如果所述ODT值選擇信號為邏輯0，則從所述第二寄存器選擇所述輔助ODT值。
7.根據權利要求2所述的集成電路，其中所述命令包括相關的突髮長度(BL)，此外其 中用於至少部分基於所述命令控制所述終結長度的所述控制邏輯包括用於至少部分基於所述突髮長度(BL)確定所述終結長度的控制邏輯。
8.根據權利要求7所述的集成電路，其中用於至少部分基於所述突髮長度(BL)確定所 述終結長度的所述控制邏輯包括用於至少部分基於表達式(BL/M)+N確定所述終結長度的控制邏輯。
9.根據權利要求8所述的集成電路，其中M和N等於2。
10.根據權利要求1所述的集成電路，其中所述集成電路包括存儲器件。
11.一種方法，包括在第一時鐘在集成電路的輸入/輸出(I/O)電路上接收命令； 在所述第一時鐘在所述集成電路的片內終結(ODT)管腳上接收ODT激活信號； 在第二時鐘在所述集成電路的所述ODT管腳上接收ODT值選擇信號； 至少部分基於來自外部控制器的命令確定終結長度；以及 在基本上等於所述終結長度的時間段內為所述I/O電路提供終結電阻。
12.根據權利要求11所述的方法，其中所述第二時鐘在所述第一時鐘之後。
13.根據權利要求11所述的方法，還包括至少部分地響應於接收所述ODT值選擇信號來選擇ODT值。
14.根據權利要求13所述的方法，其中至少部分地響應於接收所述ODT值選擇信號來選擇所述ODT值包括如果所述ODT值選擇信號為邏輯1，則選擇主要ODT值；以及如果所述ODT值選擇信號為邏輯0，則選擇輔助ODT值。
15.根據權利要求11所述的方法，其中至少部分基於來自所述外部控制器的所述命令 確定所述終結長度包括對所述命令進行解碼；確定與所述命令相關聯的突髮長度(BL)；以及至少部分基於與所述命令相關聯的突髮長度確定所述終結長度。
16.根據權利要求15所述的方法，其中至少部分基於與所述命令相關聯的突髮長度確 定所述終結長度包括至少部分基於所述表達式(BL/M)+N確定所述終結長度。
17.根據權利要求11所述的方法，其中在所述第一時鐘在所述集成電路的ODT管腳上 接收所述ODT激活信號還包括在預定的時間段內防止所述ODT激活信號的狀態復位，以允許在所述ODT管腳上對信 號進行時間復用。
18.一種系統，包括耦合到互連的第一集成電路；以及經由所述互連耦合到所述第一集成電路的第二集成電路，所述第二集成電路包括用於接收命令的輸入/輸出電路；片內終結管腳；以及耦合到所述ODT管腳的控制邏輯，所述控制邏輯用於至少部分實現在所述ODT管腳上 復用ODT激活信號和ODT值選擇信號，所述控制邏輯還用於至少部分基於所述命令控制終 結長度。
19.根據權利要求18所述的系統，其中所述控制邏輯包括ODT激活邏輯，其用於在第一時鐘期間檢測所述ODT管腳上的ODT激活信號；以及ODT值選擇邏輯，其用於在第二時鐘期間檢測所述ODT管腳上的ODT值選擇信號並至少 部分基於所述ODT值選擇信號選擇主要ODT值和輔助ODT值中的一個。
20.根據權利要求19所述的系統，其中所述控制邏輯用於在預定的時間段內防止所述 ODT激活信號的狀態復位，以實現在所述ODT管腳上對信號進行時間復用。
全文摘要
本發明的實施例在總體上涉及用於極性驅動的片內終結的系統、方法和設備。在一些實施例中，集成電路包括用於接收命令的輸入/輸出(I/O)電路以及用於接收一個或多個ODT信號的片內終結(ODT)管腳。該集成電路還可以包括耦合到ODT管腳的控制邏輯，所述控制邏輯用於至少部分實現在ODT管腳上復用ODT激活信號和ODT值選擇信號，該控制邏輯還用於至少部分基於所述命令控制終結長度。描述並要求了其他實施例。
文檔編號G11C7/10GK101976583SQ20101026788
公開日2011年2月16日 申請日期2006年12月5日 優先權日2005年12月7日
發明者C·考克斯, G·韋吉斯, H·奧伊, H·法赫米 申請人:英特爾公司