集成芯體微電子封裝的製作方法
2023-09-18 08:41:35 2
專利名稱：集成芯體微電子封裝的製作方法
背景技術：
發明領域本發明涉及用於封裝微電子塊的設備和方法。具體說，本發明涉及將微電子晶片封裝到微電子封裝芯體中的封裝技術。
技術狀態更高性能、更低成本、更加小型化的集成電路元件和更大的封裝密度的集成電路是計算機工業的發展目標。隨著這些目標的實現，微電子塊變得更小。當然，更大的封裝密度的目標需要整個微電子晶片封裝要等於微電子晶片本身或僅略比微電子晶片本身的尺寸大(約10％到30％)。這樣的微電子晶片封裝稱為「晶片尺寸封裝」或「CSP」。
如圖20中所示，實際的CSP涉及製造直接位於微電子晶片202的有效表面204上的疊加層。所述疊加層可包括設於有效表面204上的介電層206。導電軌跡208可形成於介電層206上，其中每個導電軌跡208的一部分接觸至少一個位於有效表面204上的觸點212。外部觸點例如用於與外部元件(未示出)接觸的焊料球或導電引線，可被製造成電接觸至少一個導電軌跡208。圖20示出了所述外部觸點(例如焊料球214)，該外部觸點被介電層206上的焊料掩模材料216圍繞。但是，在這樣的實際CSP中，通過微電子晶片有效表面204提供的所述表面區域通常不能提供足夠的用於所有外部觸點的表面，而這些外部觸點需要與某種類型的微電子塊(例如，邏輯型的)的外部元件(未示出)接觸。
可利用內插器提供額外的表面區域，內插器例如是襯底(大致剛性的材料)或撓曲元件(大致撓性的材料)。圖21示出具有微電子晶片224的襯底內插器222，微電子晶片224通過小焊料球228連接到襯底內插器222的第一表面226並與之電接觸。小焊料球228在微電子晶片224上的觸點232和襯底內插器第一表面226上的導電軌跡234之間延伸。導電軌跡234通過通路242與襯底內插器222的第二表面238上的連接墊236分立地電接觸，通路242延伸通過襯底內插器222。外部觸點244形成於連接墊236(以焊料球示出)上。外部觸點244用於實現微電子晶片224和外部電系統(未示出)之間的電連通。
襯底內插器222的應用需要多個處理步驟，這增加了封裝的成本。另外，應用小的焊料球228存在擁擠問題，該問題會導致小焊料球228之間的短路，並存在將底層填充材料嵌入微電子晶片224和襯底內插器222之間的困難，嵌入底層填充材料是用於防止沾汙和提高機械可靠性。而且，要求具有兩組焊料球以實現微電子晶片224和外部電系統之間的連接降低了微電子晶片封裝的整個性能。
因而，開發新的設備和技術以提供額外的表面面積來形成用於CSP應用的軌跡並消除對襯底內插器的需要將會很有利。
附圖簡要說明儘管本說明以權利要求書總結了被認為是本發明特別指出和特別要主張權利的內容，但本發明的優點可以從下面結合附圖的說明更容易地確定，其中
圖1是根據本發明的微電子封裝芯體的斜視圖；圖2是根據本發明的具有其它替代的微電子封裝芯體開口的例子的微電子封裝芯體的頂視圖；圖3是根據本發明的緊靠保護膜的微電子封裝芯體的側視截面圖；圖4是根據本發明的設在微電子封裝芯體的開口內的微電子塊的側視截面圖，所述微電子封裝芯體也緊靠著所述保護膜；圖5是根據本發明的圖4所示組件在封裝後的側視截面圖；圖6是根據本發明的具有微電子塊的組件的側視截面圖，所述微電子塊的厚度在封裝之後大於微電子封裝芯體；圖7是根據本發明的圖5所示組件在保護膜被除去後的側視截面圖；圖8是根據本發明的處於微電子組件內的其它替換微電子封裝芯體的側視截面圖；圖9-17是根據本發明的在微電子晶片、封裝材料和微電子封裝芯體上形成疊加層的過程的側視截面圖；圖18是根據本發明的具有疊加層和設於其上的焊料球的圖7所示組件的的側視截面圖；圖19是根據本發明的分成單個的器件的截面圖；圖20是現有技術的微電子器件的實際的CSP的截面圖；圖21是現有技術的利用襯底內插器的微電子器件的截面圖。
圖示的實施例的詳細說明雖然圖1-19示出了本發明的各種視圖，這些圖並不表示以精確的細節來描繪微電子組件。這些圖而是以更清楚地傳達本發明構思的方式示出了微電子組件。此外，各圖之間的共同元件具有相同的附圖標記。
本發明包括一種將至少一個微電子塊設在微電子封裝芯體的至少一個開口中並利用封裝材料將微電子晶片/塊固定到所述開口中的封裝技術。接著將介電材料的疊加層和導電軌跡製作在微電子晶片、封裝材料和微電子封裝芯體上以形成微電子封裝。
本發明的技術優點在於，本發明使得微電子封裝設置在微電子晶片周圍。如上所述，這提供了足夠的用於設置外部觸點的表面面積，同時省去了對襯底內插器的需要。省去襯底內插器是通過省去一組焊料連接而提高了微電子封裝的性能。此外，襯底內插器的省去通過使電路處於靠近外部電系統的功率輸出元件(例如去耦合電容器或類似元件)的微電子晶片內還增加了功率輸出性能，微電子封裝被連附到所述外部電系統。
圖1示出了用於製造微電子封裝的微電子封裝芯體102。所述微電子封裝芯體102優選地包括大致平面的材料。該用於製造微電子封裝芯體102的材料可包括但不限於基於雙馬來醯亞胺三嗪系(BismaleimideTriazine(「BT」))樹脂的材料、陶瓷材料和類似材料，以及金屬材料(例如銅)及類似材料。微電子封裝芯體102具有至少一個穿過其中的開口104，該開口從微電子封裝芯體102的第一表面106延伸到相對的微電子封裝芯體102的第二表面108。如圖2所示，開口104可以具有任何形狀和尺寸，包括但不限於矩形/方形104a、帶有圓形角的矩形/方形104b以及圓形104c。對開口104的尺寸和形狀的唯一限制是它們必須被適當地確定尺寸和成形以將相應的微電子晶片容納於其中，這將在下面予以說明。
圖3示出了微電子封裝芯體第一表面106靠接著一保護膜112。保護膜112優選地是大致撓性的材料，例如Katon聚醯亞胺膜(E.I du Pontde Nemours and Company，Wilmington，Delaware)，但也可以由任何適當的材料(包括金屬膜)製成。圖4示出微電子塊114，每個微電子塊具有一有效表面116和一後表面118，其設於微電子封裝芯體102的相應開口104內。在一個優選的實施例(已示出)，微電子封裝芯體102的厚度117和微電子塊114的厚度115基本相等。每個微電子塊114被設置成其有效表面116靠接保護膜112。保護膜112可具有粘接劑，例如矽樹脂，該粘接劑附著到微電子封裝芯體第一表面106和微電子晶片有效表面116。該粘接劑型膜可在將微電子晶片114和微電子封裝芯體102放置到模具或其它用於封裝工藝的設備部分內之前應用。保護膜112也可是非粘接劑型的膜，例如ETFE(乙烯-四氟乙烯)或Teflon膜，其在封裝工藝中由設備的模具或其它部分的內表面固定到微電子晶片有效表面116和微電子封裝芯體第一表面106上。
微電子晶片114隨後由封裝材料122(例如，塑料、樹脂及類似物)封裝。如圖5所示，封裝材料設於開口104沒有被微電子晶片114佔據的部分內。在圖6中，示出了另外可選的實施例，其中微電子晶片厚度115大於微電子封裝芯體厚度117。因而，封裝材料覆蓋了微電子封裝芯體第二表面108和開口104的沒有被微電子晶片114佔據的部分，如圖6所示。
微電子晶片114的封裝可通過任何已知的工藝實現，包括但不限於轉移和壓力模製，及分配。封裝材料122將微電子晶片114固定到微電子封裝芯體102內，並提供用於所得到的結構的機械剛性以及提供用於後來疊加的軌跡層。
在封裝之後，保護膜112被除去，如圖7所示，以暴露出微電子晶片有效表面116。仍如圖7所示，封裝材料122優選地被模製成微電子封裝芯體第一表面106與微電子晶片有效表面116之間的間隙的填料。這樣使得至少一個表面124與微電子晶片有效表面116和微電子封裝芯體第一表面106大致處於一平面。封裝材料表面124與微電子封裝芯體第一表面106一起可用於另外的製造步驟，其作為另外的表面區域用於形成疊加層(例如，介電材料層和導電軌跡)。
如圖8所示，微電子封裝芯體102可包括多個在其中延伸過的通路126和/或多個位於微電子封裝芯體第一表面106內的底切部或通道128。圖8所示的實施例示出微電子晶片厚度115大於微電子封裝芯體厚度117，如圖6所示，但不限於此。這樣的結構可用於使封裝材料122在其中流動，這會使得封裝材料122更加牢固地粘附到微電子封裝芯體102。
參見圖7和圖8，應注意，封裝材料122不會覆蓋微電子晶片後表面118。未被覆蓋的微電子晶片後表面118允許在已分割成各單個的微電子晶片114之後將散熱片直接連附於其上，下面將會對其予以討論。
雖然下面的說明涉及到用於形成疊加層的無凸起的疊加層技術，但所述製造方法並不受限於此。所述疊加層可利用本領域內的多種技術製造。
圖9示出被封裝材料122封裝在微電子封裝芯體102內的單個微電子晶片114的視圖。所述微電子晶片114當然包括多個設於微電子晶片有效表面116上的電觸點132。電觸點132被電連接到微電子晶片114內的電路(未示出)。為了簡單和清楚，只示出了四個電觸點132。
如圖10所示，第一介電層136(例如環氧樹脂、聚醯亞胺、二苯並噻唑等)被設於微電子晶片有效表面116(包括電觸點132)、微電子封裝芯體第一表面106以及封裝材料表面124之上。本發明的介電層優選是填充環氧樹脂，該環氧樹脂可從Ibiden USA.Corp.，Santa Clara，California，U.S.A以及Ajinomoto U.S.A.，Inc，Paramus，New Jersey，U.S.A.獲得。第一介電層136的形成可通過任何已知的工藝實現，包括但不限於層壓、旋塗、輥塗(roll coating)以及噴射澱積。
如圖11所示，然後通過第一介電層136形成多個通路138。所述多個通路138可利用任何本技術領域已知的方法形成，包括但不限於雷射鑽孔、平版印刷，並且如果第一介電層136是光敏的，可以如本技術領域熟知的那樣，以與在平版印刷工藝中製作光致抗蝕劑掩模相同的方式形成多個通路138。
如圖12所示，在第一介電層136上形成多個導電軌跡142，其中多個導電軌跡142中的每一個的一部分延伸到所述多個通路138(見圖11)中的至少一個內，以與觸點132電接觸。多個導電軌跡142可由任何可應用的導電材料製成，例如銅、鋁及其合金。
多個導電軌跡142可利用任何已知技術形成，包括但不限於半添加(semi-additive)鍍覆和平版印刷技術。一示例性的半添加鍍覆技術涉及澱積一籽層，例如在第一介電層136上濺射澱積或無電鍍澱積金屬。然後將光致抗蝕劑圖形化於所述籽層(例如鈦/銅合金)上，之後在由被圖形化的光致抗蝕劑層內的開口區域暴露出的籽層上電解鍍覆一層金屬(例如銅)。被圖形化的光致抗蝕劑被剝離，並且其上不具有鍍金屬層的籽層部分被蝕刻掉。形成多個導電軌跡142的其它方法對於本領域技術人員是顯而易見的。
如圖13所示，第二介電層144被設於多個導電軌跡142和第一介電層136上。該第二介電層144可利用任何一種已知的方法形成，包括但不限於薄膜層壓、旋塗、輥塗和噴射澱積。
如圖14所示，隨後形成通過第二介電層144的多個第二通路146。該多個第二通路146可以任何本技術領域已知的方法形成，包括但不限於雷射鑽孔，如果第二介電層144是光敏的，可以與本領域熟知的以與用平版印刷方法製作光致抗蝕劑掩模相同的方式形成多個第二通路146。
如果所述多個導電軌跡142不能將多個第二通路146設於適當的位置，則在多個第二通路146內和第二介電層144上形成其它部分的導電軌跡，並在其上形成的另一介電層，在該另一介電層內又形成另外的多個通路，如圖12-14所示。介電層的層疊和導電軌跡的形成可重複進行，直到在適當的位置形成通路。這樣，單個導電軌跡由多個部分形成，並可設在不同的介電層上。
可形成第二多個導電軌跡148，其中第二多個導電軌跡148中的每一個的一部分延伸到所述多個第二通路146中的至少一個內。第二多個導電軌跡148中的每個包括一連接墊150(由虛線152劃出邊界的軌跡的擴展區域)，如圖15所示。
一旦第二多個導電軌跡148和連接墊150形成，它們可用於形成導電互連，例如焊料塊、焊料球、引線等，以實現與外部元件(未示出的連接)。例如，焊料掩模材料156可設於第二介電層144、第二多個導電軌跡154和連接墊150上。然後在焊料掩模材料156內形成多個通路160，以暴露出每個連接墊150的至少一部分，如圖16所示。可在每個連接墊154的暴露部分上形成多個導電凸起158例如焊料凸起，形成方式例如可以是但不限於絲網印刷焊膏，之後進行回流工藝或已知的鍍覆技術，如圖17所示。
圖18示出利用封裝材料122封裝在微電子封裝芯體102內的多個微電子塊114。在微電子塊有效表面116、微電子封裝芯體第一表面106和封裝材料表面124上以前述方式形成至少一個疊加層。構成疊加層的介電材料層(或多個層)以及導電軌跡在圖18中只是共同地表示為疊加層162。然後沿著線164切割過疊加層162和微電子封裝芯體102而分割出單個的微電子塊114，以形成至少一個分成單個的微電子晶片封裝166，如圖19所示。
這樣已經詳細地說明了本發明的實施例，應理解的是，由後附權利要求書限定的本發明並不限於上述說明中列出的細節，不脫離本發明的精神和範圍可以對上述說明做出很多明顯的改變。
權利要求
1.一種微電子封裝，包括一具有第一表面和相反的第二表面的微電子封裝芯體，所述微電子封裝芯體具有至少一個在其中形成的開口，該開口從所述微電子封裝芯體第一表面延伸到所述微電子封裝芯體第二表面；設於所述至少一個開口內的至少一個微電子晶片，所述至少一個微電子晶片具有一有效表面；將所述微電子封裝芯體粘接到所述至少一個微電子晶片的封裝材料。
2.如權利要求1所述的微電子封裝，其中所述封裝材料還包括與所述微電子晶片有效表面和所述微電子封裝芯體第一表面大致共平面的至少一個表面。
3.如權利要求2所述的微電子封裝，還包括設於至少一個所述微電子晶片有效表面、所述至少一個封裝材料表面和所述微電子封裝芯體第一表面上的疊加層。
4.如權利要求3所述的微電子封裝，其中所述疊加層包括靠接至少一個所述微電子晶片有效表面、所述至少一個封裝材料表面和所述微電子封裝芯體第一表面的至少一個介電層，以及設於所述至少一個介電層上的至少一個導電軌跡。
5.如權利要求4所述的微電子封裝，其中所述至少一個導電軌跡延伸通過所述至少一個介電層，從而與位於所述微電子晶片有效表面上的至少一個電觸點接觸。
6.如權利要求1所述的微電子封裝，其中所述微電子晶片的厚度大於所述微電子封裝芯體的厚度。
7.如權利要求6所述的微電子封裝，其中所述微電子封裝芯體包括延伸通過其中的至少一個通路。
8.如權利要求1所述的微電子封裝，其中所述微電子封裝芯體是從基於雙馬來醯亞胺三嗪系樹脂的材料、FR4材料、聚醯亞胺、陶瓷和金屬構成的組中選擇的。
9.一種製造微電子封裝的方法，包括提供具有第一表面和相反的第二表面的微電子封裝芯體，所述微電子封裝芯體具有至少一個在其中形成的開口，該開口從所述微電子封裝芯體第一表面延伸到所述微電子封裝芯體第二表面；在所述至少一個開口內設置至少一個微電子晶片，所述至少一個微電子晶片具有一有效表面；利用一封裝材料將所述微電子封裝芯體粘接到所述至少一個微電子晶片。
10.如權利要求9所述的方法，其中利用所述封裝材料將所述微電子封裝芯體粘接到所述至少一個微電子晶片還包括形成與所述微電子晶片有效表面和所述微電子封裝芯體第一表面大致共平面的至少一個封裝材料表面。
11.如權利要求10所述的方法，還包括在所述微電子晶片有效表面的至少一部分、所述至少一個封裝材料表面和所述微電子封裝芯體第一表面上形成至少一個介電材料層；形成通過所述至少一個介電材料層的至少一個通路，從而暴露出所述微電子晶片有效表面的一部分；在所述至少一個介電材料層上形成至少一個導電軌跡，該導電軌跡延伸到所述至少一個通路內，從而與所述微電子晶片有效表面電接觸。
12.如權利要求11所述的方法，還包括形成設於所述至少一個導電軌跡和所述至少一個介電材料層上的至少一個另外的介電材料層。
13.如權利要求12所述的方法，還包括形成延伸通過所述至少一個另外的介電材料層並位於該至少一個另外的介電材料層上的至少一個另外的導電軌跡。
14.如權利要求9所述的方法，其中提供所述微電子封裝芯體包括提供從基於雙馬來醯亞胺三嗪系樹脂的材料、FR4材料、聚醯亞胺、陶瓷和金屬構成的組中選擇的微電子封裝芯體。
15.一種製造微電子封裝的方法，包括提供具有第一表面和相反的第二表面的微電子封裝芯體，所述微電子封裝芯體具有至少一個在其中形成的開口，該開口從所述微電子封裝芯體第一表面延伸到所述微電子封裝芯體第二表面；將一保護膜靠接到所述微電子封裝芯體第一表面，其中所述保護膜跨過所述至少一個開口；在所述至少一個開口內設置至少一個微電子晶片，其中所述微電子晶片的有效表面靠接所述保護膜的一部分；利用一封裝材料將所述微電子封裝芯體粘接到所述至少一個微電子晶片，其中所述封裝材料的一部分填充了所述開口的一部分，從而形成靠接所述保護膜的至少一個封裝材料表面；除去所述保護膜。
16.如權利要求15所述的方法，還包括在所述微電子晶片有效表面的至少一部分、所述至少一個封裝材料表面和所述微電子封裝芯體第一表面上形成至少一個介電材料層；形成通過所述至少一個介電材料層的至少一個通路，從而暴露所述微電子晶片有效表面的一部分；在所述至少一個介電材料層上形成至少一個導電軌跡，該導電軌跡延伸到所述至少一個通路內，從而與所述微電子晶片有效表面電接觸。
17.如權利要求16所述的方法，還包括形成設於所述至少一個導電軌跡和所述至少一個介電材料層上的至少一個另外的介電材料層。
18.如權利要求17所述的方法，還包括形成延伸通過所述至少一個另外的介電材料層並位於該至少一個另外的介電材料層上的至少一個另外的導電軌跡。
19.如權利要求15所述的方法，其中提供所述微電子封裝芯體包括提供從基於雙馬來醯亞胺三嗪系樹脂的材料、FR4材料、聚醯亞胺、陶瓷和金屬構成的組中選擇的微電子封裝芯體。
20.如權利要求15所述的方法，其中靠接所述保護膜包括將具有粘接劑的所述保護膜靠接到所述微電子封裝芯體第一表面上。
21.一種製造微電子封裝的方法，包括提供具有第一表面和相反的第二表面的微電子封裝芯體，所述微電子封裝芯體具有多個在其中形成的開口，該開口從所述微電子封裝芯體第一表面延伸到所述微電子封裝芯體第二表面；將一保護膜靠接到所述微電子封裝芯體第一表面，其中所述保護膜跨過所述至少一個開口；在所述微電子封裝芯體的相應開口內設置多個微電子塊，其中每個所述微電子塊的有效表面靠接所述保護膜的一部分；利用一封裝材料將所述微電子封裝芯體粘接到所述多個微電子塊，其中所述封裝材料的一部分填充了所述多個開口的一部分，從而形成靠接所述保護膜的多個封裝材料表面；除去所述保護膜；通過所述微電子封裝芯體進行切割來將每個微電子晶片分成單個。
22.如權利要求21所述的方法，還包括在所述微電子塊有效表面的至少一部分、所述多個封裝材料表面和所述微電子封裝芯體第一表面上形成疊加層。
23.如權利要求21所述的方法，其中提供所述微電子封裝芯體包括提供從基於雙馬來醯亞胺三嗪系樹脂的材料、FR4材料、聚醯亞胺、陶瓷和金屬構成的組中選擇的微電子封裝芯體。
24.如權利要求21所述的方法，其中靠接所述保護膜包括將具有粘接劑的所述保護膜靠接到所述微電子封裝芯體第一表面上。
全文摘要
一種微電子封裝，包括設於微電子封裝芯體的開口內的微電子晶片，其中將一封裝材料設於所述開口的未被所述微電子晶片佔據的部分內。然後在微電子晶片、封裝材料和微電子封裝芯體上製造介電材料和導電軌跡的疊加層，從而形成微電子封裝。
文檔編號H01L23/373GK1465097SQ02802276
公開日2003年12月31日 申請日期2001年8月29日 優先權日2001年5月30日
發明者M·何腦, X·-C·穆, Q·馬, Q·吳, J·李 申請人:英特爾公司