具有臺階型源/漏區的器件的製作方法

2023-11-10 04:14:37

專利名稱：具有臺階型源/漏區的器件的製作方法
具有臺階型源/漏區的器件背景技術集成電路在矽晶片和其它半導體晶片中/上製造。這樣的集成電路包含數以百萬計的金屬氧化物半導體(MOS)場效應電晶體。這 樣的MOS電晶體可包括p-溝道MOS (PMOS)電晶體以及n-溝道 MOS (NMOS)電晶體，這取決於它們摻雜物導電類型。晶片可通過從液態矽浴拉制矽棒料來獲得。棒料可由單晶 (single-crystal)矽產生，並隨後鋸割成單獨的晶片。然後可在各晶 片上澱積矽層。因為晶片可由單晶矽製成，所以澱積條件可控制成 可使矽澱積層在晶片上"外延地"生長。"外延"指一種晶片上澱積矽 層的方式，該矽層的晶格具有與晶片的單晶矽晶格結構相同的晶格。 該矽層還可為與晶片的單晶矽基本相同的材料，使得該矽層的晶格 也具有與晶片的單晶矽的晶格間距基本相同的間距。接著，在該矽層上形成柵介質層、柵電極和隔層。還將離子注 入該矽層，在柵電極的兩端形成源區和漏區。電壓可^支加到源區和 漏區上。當對柵電極施加電壓時，電流通過柵介質層下的溝道從源 區流到漏區。已經發現對溝道施加應變可提高電晶體的功能。施加這樣的應 變的一種方法是澱積具有不同於晶片上的單晶矽的晶格間距的材 料。根據晶格間距的不同，可導致溝道中的拉伸應變或壓縮應變。


圖la是說明具有臺階源/漏區的一般電晶體的橫截面側視圖。 圖lb是說明電晶體的溝道中的拉伸應變的橫截面側視圖。
圖1C是說明電晶體的溝道中的壓縮應變的對黃截面側視圖。 圖2是更詳細說明具有臺階源/漏區的一般電晶體的一部分的橫 截面側視圖。圖3是表示根據本發明一實施例的電晶體如何製作的流程圖。 圖4a到4g是說明根據圖3的流程圖所示的過程製作電晶體的各階段的橫截面側視圖。圖5是表示根據本發明另一實施例的電晶體如何製作的流程圖。 圖6a到6f是說明根據圖5的流程圖所示的過程製作電晶體的各階段的橫截面側視圖。圖7是表示根據本發明再一實施例的電晶體如何製作的流程圖。 圖8a到8f是說明根據圖7的流程圖所示的過程製作電晶體的各階段的橫截面側視圖。圖9是說明可包含電晶體的集成電路的示意圖。 圖10是"i兌明才艮據本發明一實施例的系統的框圖。
具體實施方式
在各實施例中，描述了有關襯底形成的裝置和方法。在如下描 述中，將說明各實施例。但是，相關領域技術人員會認識到，各實 施例可在沒有特定細節中的一種或多種的條件下實施，或者用其它 方法、材料或部件來實施。在另一些實例中，沒有詳細示出或描述 公知的結構、材料或操作，以避免使本發明的不同實施例的形態變 得不清晰。同樣，為了解釋目的，說明了特定的數量、材料和結構 以提供對本發明的充分理解。然而，本發明可在沒有這些特定細節 的條件下實施。此外，要理解，圖中示出的各實施例是解釋性表現 而不一定按比例繪製。整個說明書中提到的"一個實施例"或"一實施例"意味著結 合改實施例描述的特徵、結構、材料或特性包含在本發明的至少一 個實施例中。因此，整個說明書中各個位置出現的短語"在一個實
施例中"或"在一實施例中"不一定指本發明的同一個實施例。此 外，特定特徵、結構、材料或特性可按任何適合的方式結合到一個 或多個實施例中。在另一些實施例中，可包括各種另外的層和/結構 和/或省略描述過的特徵。各個操作將作為多個不連續的操作以最有助於理解本發明的方 式依次描述。但是，描述的順序不應解釋成暗示這些操作一定是順 序依賴的。具體地說，這些操作不一定以所描述的順序進行。所描 述的操作可按不同於所描述的實施例的順序進行。在另 一些實施例 中，可進行各種另外的操作和/或省略描述過的操作。圖la是說明根據本發明一實施例具有臺階源/漏區108、 110的 一般電晶體100的橫截面側視圖。下面描述主要針對形成PMOS晶 體管100的實施例。但是，本領域技術人員會理解到，NMOS100晶 體管按類似的方式製造，只是要進行一些改變。例如，PMOS晶體 管100的摻雜導電類型、晶格間距和源/漏區108、 110的成分可被改 變以形成NMOS電晶體100。電晶體100可包含村底102。襯底102可包含一塊材料，例如一 塊矽或其它材料。襯底102可以是一種物理結構；通過各種處理而 轉換到或加到所要求的微電子配置的基本工件的層；或者另 一或另 一些材料。村底102可包含導電材料、絕緣材料、半導體材料和其 它材料或材料組合。在一些實施例中，村底102可以是多層結構並 可包含有源和/或無源器件。作為可選的方案，村底102可包含沒有 附加器件或結構的基本均質的材料。在一實施例中，襯底102可包含單晶晶片層和可在單晶晶片村 底上外延形成的外延矽層。因為這樣的矽層可外延形成，所以它可 依從晶片襯底的單晶結構。從而村底102的上表面處矽層的矽也可 以是單晶的。矽層可包含n-型摻雜物，可通過注入磷和砷離子以產 生具有約5.0x 1018/cm3的n-型摻雜物濃度的n-阱來形成。(從而產 生N+膜。)在另一些實施例中也可採用其它摻雜物和摻雜濃度。圖 la只示出襯底102頂端處的外延矽層，沒有示出襯底102的非-外延 層部分。襯底102中可有多個場隔離區122。場隔離區122可將不同導電 類型的阱隔離，並隔離鄰近的電晶體。場隔離區122可以是例如淺 溝槽隔離(STI)區122並可通過在村底102中蝕刻一溝槽然後用澱 積氧化物填充該溝槽來形成。柵區104可設在襯底102的上表面112上。柵區104可包含柵 介質層，它可以例如是一層氧4匕氮層。柵區104還可包含柵介質層 上的柵電極。通過等厚澱積多晶矽並利用已知的光刻工藝將多晶矽 圖案化成柵電極。柵介質層和4冊電極也可包含其它材料並用其它方 法形成。在柵區104的邊上可存在糹冊隔層106。可存在鄰近柵隔層106並 遠離柵區104延伸的第一和第二臺階源/漏區108、 110。這些臺階源/ 漏區108、 110可在村底102的臺階凹槽內。臺階源/漏區108、 110 可在凹槽中外延形成。臺階源/漏區108、 110可包含矽、鍺和硼，但 在另 一些實施例中它們可包含其它材料。在一實施例中，源/漏區108、 110的矽和鍺形成具有晶格的合金， 該晶格具有與襯底102的外延矽的晶格結構相同的結構。但是，矽 和鍺的合金的晶格，具有比襯底102的外延珪的晶格間距大的間距， 至少在鬆弛狀態是這樣。因為合金的晶格具有與襯底102相同的結 構，所以臺階源/漏區108、 110在襯底102上外延形成。但是，合金 的晶格間距較大時，會使臺階源/漏區108、 110在臺階源/漏區108、 110之間的溝道114中產生壓應力(及應變)。鍺可按約15原子百 分比出現在矽和鍺的結合中，但在另 一些實施例中可使用其它濃度。 專交大的硼濃度也可包含在臺階源/漏區108、 110中。在一實施例中， 硼濃度可以是約3xl0，cm3，《旦在另一些實施例中可使用其它濃度。 (臺階源/漏區108、 110從而可被摻雜成P+。)較大的硼濃度可產 生約0.9mOhm-cm的較低電阻，但在另一些實施例中，硼或其它摻 雜物的濃度可產生不同的電阻。導電p-摻雜膜還可在柵電極表面上澱積並形成4冊區104的一部分。臺階源/漏區108、 110各可包括較淺的第一臺階116和較深的第 二臺階118。臺階源/漏區108、 110的第一臺階116之間的距離可小 於第二臺階118之間的距離。在一實施例中，與深的非臺階源/漏區 的情形相比，較深的第二臺階118可在溝道114內提供所要求量的 應變，而相隔較近的較淺第一臺階116可在不產生大量電流洩漏的 條件下提供所要求的短溝道效應(SCE)。在這樣的無臺階器件中， 為提供所要求的應變，源/漏區形成於其中的凹槽互相之間可能太深 或太近，而導致較差的SCE和^^多的電流洩漏。另一些實施例可作 為源漏區108、 110的一部分而包含多於兩個臺階。在一些實施例中，臺階源/漏區108、 110的底120可低於場隔離 區122的頂124。所進行的蝕刻和/或清除過程可導致場隔離區122 的上表面124低於襯底102的上表面112。通過提供足夠深的臺階源 /漏區108、 110,它們的底120 #^於場隔離區122的頂124，可防止 加在電晶體100和村底102材料上的後續層之間的"l妄觸。還可防止 不希望有的源於這樣的直接接觸的效應(例如鎳尖峰缺陷(spike defects)，它可能在含鎳的層直接與矽襯底102接觸時發生)。在臺 階源/漏區108、 110的底120低於場隔離區122的頂124的實施例中， 臺階源/漏區108、 IIO和場隔離區122之間的重疊可防止這樣的直接 接觸，從而防止這樣的鎳尖峰缺陷或其它問題。因此，第二臺階118 的深度還可提供提供溝道114中所要求的應變之外的附加好處。在 另一些實施例中，臺階源/漏區108、 110的底120可超出或與場隔離 區122的頂124在同一高度上。圖lb是說明電晶體100的溝道114中的拉伸應變130的^f黃截面 側視圖，類似於前面參照圖la所描述的。拉伸應變130可由臺階源/ 漏區108、 110所包含的材料和襯底102所包含的材料之間的晶格間 距的不同而產生。可選擇這樣的材料來產生所要求的應變130。在一 實施例中，源/漏區108、 110可包含矽和碳。拉伸應變130可以是例 如當形成NMOS電晶體100時所要求的。圖lc是il明電晶體100的溝道114中的壓縮應變140的^f黃截面 側視圖，類似於前面參照圖la所描述的。壓縮應變140可由臺階源/ 漏區108、 110所包含的材料和襯底102所包含的材料之間的晶格間 距的不同而產生。可選擇這樣的材料來產生所要求的應變140。在一 實施例中，源/漏區108、 IIO可包含矽和鍺。壓縮應變140可以是例 如當形成PMOS電晶體100時所要求的。圖2是更詳細說明本發明一實施例的具有臺階源/漏區108、 110 的一般電晶體100的一部分的的橫截面側視圖。柵區104可具有寬 度202。該寬度202在各實施例可以不同。在一實施例中，柵區104 可具有約40nm到約60nm之間的寬度202,而在另 一些實施例中， 寬度202可更大或更小。在臺階源/漏區108、 110的第一臺階116之 間可存在最小距離204。在一實施例中，距離204可約等於或小於柵 區104的寬度202。在另一實施例中，距離204可大約在柵區104的 寬度202和柵區104的一半寬度202之間。另 一些實施例中的距離204 可相對於柵區104的寬度202有不同的比率。電晶體100還可具有臺階源/漏區108、 110的第二臺階118之間 的最小距離206。第二臺階118之間的最小距離206可大於第一臺階 116之間的最小距離204。在一實施例中，距離206可在約2倍的柵 區104寬度202和約1.5倍的柵區104寬度202之間。在一實施例中， 距離206可在約1.5倍的柵區104寬度202和約1倍的柵區104的寬 度202之間。另一些實施例中的距離206可相對於柵區104的寬度202 有不同的比率。臺階源/漏區108、110的第一臺階116可在襯底102的上表面112 之下具有第一深度208。第一深度208可在比率上與柵極寬度202相 關。在一實施例中，第一深度208可在柵區104的寬度202的約四 分之一和柵區104的寬度202的約四分之三之間。在另一些實施例
中，在柵區104的寬度202和第一臺階116的第一深度208之間可 存在不同的關係。臺階源/漏區108、 110的第二臺階118可具有在襯底102的上表 面112之下的第二深度210。第二深度210可與柵極寬度202具有比 率關係。在一實施例中，第二深度210可在約三倍的柵區104寬度202 和約6倍的柵區104寬度202之間。在另一些實施例中，在柵區104 的寬度202和第二臺階118的第二深度210之間可存在不同的關係。 可選擇第二臺階118的第二深度210，以在溝道114中產生所要求的 應變。如前面參照圖la所描述的，在柵區104的側壁212上可有第一 隔層106。這些隔層106可覆蓋柵區104的邊並覆蓋襯底102的表面 的部分和/或臺階源/漏區108、 110的表面的部分。在一些實施例中， 還可有第二隔層214。第二隔層214可在第一隔層106上，使得第一 隔層106在第二隔層214和柵區104之間，第二隔層214可覆蓋襯 底102的部分和/或臺階源/漏區108、 110的表面的部分，它們與柵 區104的距離大於笫一隔層106所覆蓋的部分與柵區104的距離。 在一些實施例中，隔層106、 214可包含氧化矽、氮化矽或氮氧化矽 中的一種或多種，但也可使用其它材料。第一隔層106可包含與第 二隔層214相同的材料，或可包含與第二隔層214不同的材料。圖3是表示本發明一實施例的電晶體100如何製作的流程圖 300。圖4a到4g是說明根據圖3的流程圖300所示的過程製作晶體 管100中的各階段的橫截面側視圖。參照圖3，第一和第二隔層106、 214可在襯底102上以及在柵 區104的側壁上形成302。圖4a是說明在襯底102上形成302第一 和第二隔層106、 214的^t截面側;阮圖。第一和笫二隔層106、 214 的形成302可通過任何合適的工藝來完成。圖4b是說明村底102的摻雜區402的橫截面側視圖，包括在一 些實施例中可任選地形成的村底102的摻雜尖端結區404。這樣的摻
雜區402和摻雜尖端結區404可在第一和第二隔層106、 214形成之 前和/或期間形成。例如，在一實施例中，在形成笫一隔層106之前， 可將摻雜物(例如硼或其它離子)注入村底102外露的上表面，以 形成約為摻雜尖端結區404深度的淺摻雜區。然後可形成第一隔層 106。在形成第一隔層106之後，可再將摻雜物離子注入到襯底102 外露的上表面，以形成襯底102的較深摻雜區402。然後可進行熱處 理，以將摻雜區402、 404退火併通過擴散使區402、 404進一步延 伸到襯底102中。然後可形成第二隔層214。為簡明起見，其他圖多 數未示出或討論摻雜區402、 404。雖然沒有針對每個實施例進行討 論，但是這樣的摻雜區402、 404可在本文描述的本發明的另一些實 施例中形成。然而，實施例可能沒有摻雜區402、 404。在再一些實 施例中，可只對較淺尖端結區進行摻雜，而不對較深摻雜區402進 行摻雜。再看圖3，形成304第一底割(undercut)源/漏區凹槽。圖4c 是說明第一底割源/漏區凹槽410的橫截面側視圖。第一底割源/漏區 凹槽410可通過適合的蝕刻加工來形成。第一底割源/漏區凹槽410 可形成到所要求的第二臺階118的深度210。可選擇該深度210,以 提供溝道114中所要求的應變和/或在一些實施例中提供源/漏區108、 110和場隔離區122之間的重疊。第二隔層214可在某種程度上保護 下部村底102免於蝕刻加工。但是，蝕刻加工可底割隔層214,從而 第二臺階118之間的最小距離206可小於第二隔層214的外邊緣之 間的距離。第二隔層214可防止第一底割源/漏區凹槽410彼此太接 近而因此產生過多的洩漏電流。在一實施例中，第一底割源/漏區凹 槽410的底割可延伸經過第二隔層214的邊界。在另一實施例中， 產生第一底割源/漏區凹槽410的蝕刻可以是各向異性的，從而可避 免底割第二隔層214;第一底割源/漏區凹槽410實際上可不底割隔 層106、 214,而是只沿著第二隔層214的邊界向下延伸到村底102 中，從而可保護被第二隔層214覆蓋的襯底102材料免於被蝕刻。 再參照圖3,去除306第二隔層214。圖4d是說明在去除306 第二隔層214之後的電晶體100的橫截面側視圖。在一實施例中， 通過形成410第一底割源/漏區凹槽，留下的襯底102表面可超出第 一隔層106,但在另一些實施例中可能不超出第一隔層106。再看圖3，形成308第二底割源/漏區凹槽。圖4e是說明第二底 割源/漏區凹槽412的橫截面側;f見圖。第二底割源/漏區凹槽412可通 過任何適合的蝕刻加工來形成。第二底割源/漏區凹槽412可形成到 第一臺階116所要求的深度208。在一些實施例中，可選擇該深度 208,以在沒有過多電流洩漏的條件下提供溝道114中所要求的短溝 道效應。第一隔層106可在某種程度上保護村底102下部免於被蝕 刻加工。但是，蝕刻加工可底割第一隔層106,從而第一臺階116之 間的最小距離204可小於第一隔層106的外邊緣之間的距離，以及 可小於柵區104的寬度202。在一實施例中，第二底割源/漏區凹槽412 的底割可延伸經過第一隔層106的邊界。在另一實施例中，產生第 二底割源/漏區凹槽412的蝕刻可以是各向異性的，從而避免底割第 一隔層106;笫二底割源/漏區凹槽412可只沿著第一隔層106的邊 界向下延伸到村底102中，從而保護被第一隔層106覆蓋的襯底102 材料免於被蝕刻。因此，通過產生包含第一凹槽和第二凹槽410、 412這二者的臺 階源漏凹槽，本發明的一些實施例考慮到深源/漏區108、 110,它們 將提供所要求的應變和/或與場隔離區122重疊，並提供源/漏區108、 110的小間隔淺臺階116，從而產生有益的短溝道效應。在一些實施 例中，通過保持深凹槽410之間較大的距離206,使得只有淺凹槽412 以小距離204互相4妄近地延伸，可避免深凹槽互相4妄近地延伸導致 的過多電流洩漏。再參照圖3,形成310第一和第二臺階源/漏區108、 110。圖4f 是說明本發明一實施例的笫一和笫二臺階源/漏區108、 110的橫截面 側視圖。作為共形地形成以填充臺階凹槽410、 412的結果，形成第 一和第二臺階源/漏區108、 110的臺階。第一和第二臺階源/漏區108、 110可具有在襯底102的上表面112之上延伸的上表面。在另一些實 施例中，臺階源/漏區108、 110可具有低於或與襯底102的上表面112 等高的上表面。第一和第二臺階源/漏區108、 110可在凹槽410、 412中外延形 成，但也可使用其它方法來形成310臺階源/漏區108、 110。在一實 施例中，第一和第二臺階源/漏區108、 110包含矽、鍺和硼，不過在 另一些實施例中，第一和第二臺階源/漏區108、 110可包含其它材料。 在一實施例中，第一和第二臺階源/漏區108、 110可在化學氣相澱積 室中以下列加工條件來形成20sccm的二氯矽烷，1%濃度的70sccm 的乙硼烷，以及50sccm的鍺烷，在74(TC的溫度上，但也可使用其 它加工條件。在一實施例中，矽和鍺可形成其晶格結構與村底102的外延矽 的晶格結構相同的合金。但是，臺階源/漏區108、 110中的矽鍺合金 的晶格間距大於村底102的外延矽的晶格間距，至少在鬆弛狀態下 是如此。因為臺階源/漏區108、 110中的合金晶格與襯底102中的合 金晶格結構相同，所以臺階源/漏區108、 110可在襯底102上外延形 成。但是，因為合金的晶格間距較大，所以臺階源/漏區108、 110在 溝道114中產生壓應力。在一實施例中，矽和鍺的結合中鍺的含量 約為15原子百分比，但在另一些實施例中，它可具有不同的含量。 臺階源/漏區108、 110中還可包含較大的硼濃度。(從而在該實施例 中，臺階源/漏區108、 110 ^皮摻雜成P+。)在一實施例中，硼濃度 可以是約3xl027cm3。在另一實施例中，硼或另一摻雜物的濃度可以 是約0.5 x l02Q/cm3或更高，但在其他實施例中，可包含不同的摻雜 物量。在一實施例中，較大的硼濃度可產生約0.9mOhm-cm的較低 電阻。在另一些實施例中，例如當製造NMOS電晶體100時，可使 用矽和鍺之外的材料，這些材料具有不同的晶格間距以在溝道114 中產生不同的應變。例如，矽和爿碳可代替矽和鍺使用。
圖4g是說明其中如參照圖4b所描述的形成任選摻雜區402、 404 的一實施例的橫截面側視圖。在該實施例中，可形成凹槽410、 412, 不去除襯底102的摻雜區402、 404的全部。更確切地說，在形成凹 槽410、 412之後，可留下摻雜區402、 404的部分。這可產生鄰近 凹槽410、 412和臺階源/漏區108、 110的剩餘摻雜區414的薄層。 該實施例是任選的，而在一些實施例中可能沒有這樣的摻雜區402、 404，這樣在一些實施例中，就可能沒有剩餘摻雜區414。下面描述 的其餘實施例將不包含對這樣的摻雜區402、 404、 414的描述，但 本領域技術人員可將下面描述的其餘實施例修改成包括這樣的摻雜 區402、 404、 414。在另一些其中只摻雜尖端結區而不摻雜較深區402 的實施例中，在臺階源/漏區108、 110的內部可能只有摻雜尖端結區； 剩餘摻雜區可不在第一臺階412之下延伸和/或不沿著第二臺階410 的周邊延伸。圖5是表示本發明另一實施例的電晶體100如何製作的流程圖 500。圖6a到6f是說明根據圖5的流程圖500所示的過程製作晶體 管100中的各階段的橫截面側4見圖。參照圖5,在襯底102上形成502第一和第二隔層106、 214。 圖6a是說明在襯底102上和在4冊區104的側壁上形成502的笫一和 第二隔層106、 214的橫截面側-脫圖。第一和第二隔層106、 214的 形成502可通過任何合適的工藝來完成。再看圖5，形成504第一底割源/漏區凹槽。圖6b是說明第一底 割源/漏區凹槽610的橫截面側視圖。第一底割源/漏區凹槽610可類 似於前面參照圖3和圖4描述的第一底割源/漏區凹槽410，並可按 類似的方式形成。再看圖5，形成506第一源/漏層。圖6c是說明根據本發明一實 施例在第一底割源/漏區凹槽610中形成的第一源/漏層611橫截面側 視圖。第一源/漏層611可形成第一和第二臺階源/漏區108、 110的 第二臺階118。第一源/漏層611可按類似的方式形成，並可包含與
形成如前面參照圖3和圖4描述的第一和第二臺階源/漏區108、 110 的單層類似的材料。再看圖5，去除508笫二隔層214。圖6d是說明在去除了 508 第二隔層214之後的電晶體100的橫截面側視圖。在一實施例中， 通過形成第一底割源/漏區凹槽610留下的襯底102表面可超出第一 隔層106,但在另一些實施例中可不超出第一隔層106。在去除第二 隔層214之後，可暴露原來^f皮第二隔層214覆蓋的第一源/漏層611 的表面的一些部分。再看圖5,形成510第二底割源/漏區凹槽。圖6e是說明第二底 割源/漏區凹槽612的橫截面側視圖。第二底割源/漏區凹槽612可類 似於前面參照圖3和圖4描述的第二底割源/漏區凹槽412,並可按 類似的方式形成。第二底割源/漏區凹槽612的形成510中，去除第 一源/漏層611的一些材料。再看圖5,形成512第二源/漏層。圖6f是說明根據本發明一實 施例在第二底割源/漏區凹槽612中以及部分在第一源/漏層611上形 成的第二源/漏層613的橫截面側視圖。第二源/漏層613可形成第一 和第二臺階源/漏區108、 110中的第一臺階116。笫二源/漏層613可 按類似的方式形成，並可包含與形成如前面參照圖3和圖4描述的 第一和第二臺階源/漏區108、 110的單層類似的材料。如此，通過產生包含第一凹槽和第二凹槽610、 612這二者的臺 階源漏凹槽，以及形成第一和第二源/漏層611、 613，本發明的一些 實施例考慮到具有可提供所要求的應變和/或與場隔離區122重疊的 深臺階118 (笫一源/漏層611的)的源/漏區108、 110，還提供源/漏 區108、 110的小間隔淺臺階116 (第二源/漏層613的)來獲得有益 的短溝道效應。在一些實施例中，通過保持深凹槽610之間較大的 距離206，使得只有淺凹槽612 (以及淺第二源/漏層613)以小距離 204彼此接近，可避免深凹槽610 (及第一源/漏層611 )延伸而彼此 接近所導致的過多電流洩漏。
圖7是表示根據本發明再一實施例的電晶體100如何製作的流程圖700。圖8a到8f是說明根4^圖7的流程圖700所示的過程製作 電晶體100中的各階段的橫截面側視圖。參照圖7，在襯底102上形成702第一隔層106。圖8a是說明在 襯底102上以及在柵區104的側壁上形成702的第一隔層106的橫 截面側視圖。第一隔層106的形成702可通過任何適當的工藝來完 成。再看圖7,形成704第二底割源/漏區凹槽。圖8b是說明第二底 割源/漏區凹槽812的4黃截面側^L圖。第二底割源/漏區凹槽812可類 似於前面參照圖3和圖4描述的第二底割源/漏區凹槽412，並可按 類似的方式形成。但是，它們在較深的第一底割源/漏區凹槽之前形 成。第二底割源/漏區凹槽812可確定第一臺階116的深度208以及 兩個第一臺階116之間的最小距離204。再看圖7，形成806第二源/漏層。圖8c是說明根據本發明一實 施例在第二底割源/漏區凹槽812中形成的第二源/漏層813的橫截面 側-脫圖。第二源/漏層813可形成第一和第二臺階源/漏區108、 110 中的笫一臺階116。第二源/漏層813可按類似的方式形成並可包含 與形成如前面參照圖3和圖4描述的第一和第二臺階源/漏區108、110 的單層類似的材料。同樣，如圖8c所示，在一些實施例中，第二源/ 漏層813的上表面可高出襯底102的上表面。再參照圖7，形成708第二隔層214。圖8d是說明在形成808 第二隔層214之後的電晶體100的橫截面側視圖。第二隔層214可 鄰近第一隔層106並覆蓋第二源/漏層813的表面的一部分。第二隔 層214的形成708可通過任何合適的工藝來完成。再看圖7,形成710笫一底割源/漏區凹槽。圖8e是說明第一底 割源/漏區凹槽810的4黃截面側^L圖。第一底割源/漏區凹槽810可類 似於前面參照圖3和圖4描述的第一底割源/漏區凹槽410,並可按
類似的方式形成。第一底割源/漏區凹槽810的形成710會去除第二 源/漏層813的一些材料。
再看圖7，形成712第一源/漏層。圖8f是說明根據本發明一實 施例在第一底割源/漏區凹槽810中形成的第一源/漏層811的橫截面 側視圖。第一源/漏層811可形成第一和第二臺階源/漏區108、 110 中的第丄臺階118。第一源/漏層811可按類似的方式形成並可包含 與形成如前面參照圖3和圖4描述的第一和第二臺階源/漏區108、110 的單層類似的材料。同樣，如圖8f所示，在一些實施例中，第一源/ 漏層811具有在襯底102的上表面之上且在第二源/漏層813的上表 面之上的上表面。在一些實施例中，然後可去除第二隔層214，但在 一些實施例中，第二隔層214可留在最終產品中。
因此，通過產生包含第一凹槽和第二凹槽810、 812這二者的臺 階源漏凹槽，並形成第一和第二源/漏層811、 813,本發明的一些實 施例考慮到實現具有可提供所要求的應變和/或與場隔離區122重疊 的深臺階118 (第一源/漏層811的)的源/漏區108、 110,還提供源/ 漏區108、 110的小間隔淺臺階116 (第二源/漏層813的)，以獲得 有益的短溝道效應。在一些實施例中，通過保持深凹槽810之間較 大的距離206，使得只有淺凹槽812 (以及淺第二源/漏層813)延伸 到以小距離204彼此接近，可避免深凹槽810 (以及第一源/漏層811 ) 延伸而彼此接近所導致的過多電流洩漏。
圖9是說明可包含如圖所示和前述的電晶體100的集成電路900 的示意圖。集成電路900可以是任何類型的集成電路900。例如，集 成電路900可以是微處理器。在一實施例中，電晶體100可用在集 成電路900中以提供電晶體100，電晶體100具有較深的第二臺階U8 導致的所要求的溝道區114中的應變以及較淺且較近的第一臺階116 產生的經改善的短溝道效應。雖然作為集成電路900的構成部分來 進行說明，但是電晶體100不限於包含在這樣的器件中。集成電路900
的類型也不限於微處理器；其它類型的電路也可從本文描述的電晶體的使用中獲益。圖10是說明本發明一實施例的系統1000的框圖。如圖所示， 對於該實施例，系統1000包含用於處理數據的計算設備1002。計算 設備1002可包含母板1004。具體地說，母板1004可包含處理器1006, 以及連接到總線1010的網絡接口 1008。網絡接口 1008可將計算設 備1002連接到其它器件1008,例如其它計算設備1002。根據應用的需要，系統IOOO可包括其它部件，這些部件包括(但 不限於)易失性和非易失性存儲器1012;圖形處理器(它可沿著 晶片組集成到母板上，或作為可選的方案，它可以是擴展卡，例如 AGP、 PCI Express或其它類型，可移動地插入母板上的插座，或另 一類型的圖形處理器)；數位訊號處理器；密碼處理器；晶片組； 海量存儲器1014(例如硬碟、光碟(CD)、數字通用盤(DVD)等)； 以及輸入和/或輸出設備1016等。在各實施例中，系統1000可以是個人數字助理(PDA)、移動 電話、平板式計算設備、膝上型計算設備、桌上型計算設備、機頂 盒、娛樂控制裝置、數位相機、數字視頻記錄器、CD播放器、DVD 播放器或其它類似的數字設備。前述的電晶體100的一個或多個可作為許多電路的任何一個的 構成部分包含在圖IO的系統1000中。例如，電晶體IOO可以是CPU 1006、母板1004或其它設備的構成部分。以上為說明和描述的目的，提供了本發明實施例的描述。但這 不是要窮舉本發明的範圍或將本發明限制為所公開的精確形式。該 描述和之後的權利要求包含各種術語，例如左、右、上、下、在... 之上、在..,之下、上部、下部、第一、第二等，這些術語只用於描 述性目的而不應解釋成限制性的。例如，襯底的"上"表面是指襯 底或集成電路的器件側(或有效面)，它是表示相對垂直位置的術 語；襯底實際上可處於標準地球參照框架中的任何方向上，即使村200680006841.7說明書第16/16頁底的"上"側低於"下"側，仍落入術語"上"的意義範圍內。本 文使用的(包括權利要求中使用的)術語"在...上"不表示第一層直接在第二層上並與第二層直^妾接觸，除非特別作這樣的規定；在第一層和第一層上的第二層之間可存在笫三層或其它結構。根據本 文描述的實施例的器件或物品可按很多的位置和方位進行製造、使 用或封裝出廠。相關領域技術人員能理解到，根據上述教導，可對 本發明進行許多修改和改變。本領域技術人員會認識到，可對圖中 所示的各個部件進行各種等同的組合和代替。所以本發明的範圍不 是由該詳細描述限定，而是由附加於此的權利要求來限定。2權利要求
1.一種器件，包括襯底，具有上表面及第一和第二臺階源/漏區凹槽；第一臺階源/漏區凹槽中的第一臺階源/漏區；第二臺階源/漏區凹槽中的第二臺階源/漏區；其中，第一和第二臺階源/漏區凹槽各有延伸到所述襯底的上表面之下第一深度的第一臺階和延伸到所述襯底的上表面之下的第二深度的第二臺階，第二深度大於第一深度；並且其中，第一臺階源/漏區凹槽的第一臺階和第二臺階源/漏區凹槽的第一臺階之間的最小距離小於第一臺階源/漏區凹槽的第二臺階和第二臺階源/漏區凹槽的第二臺階之間的最小距離。
2. 如權利要求l所述的器件，其中，所述村底包含具有第一晶格 間距的第一半導體材料，第一和笫二臺階源/漏區包含具有第二晶格間 距的第二半導體材料，第一晶格間距與第二晶格間距不同，以在鄰近 襯底的上表面且位於第 一和第二臺階源/漏區之間的村底的溝道中產 生應變。
3. 如權利要求2所述的器件，其中，所述襯底包含矽，第一和第 二臺階源/漏區包含珪鍺。
4. 如權利要求l所述的器件，還包括鄰近襯底的上表面且位於 第一和第二臺階源/漏區之間的襯底的溝道；以及在所述溝道之上的村 底上的柵部，所述柵部具有寬度，其中第一臺階源/漏區凹槽的第一臺 階和第二臺階源/漏區凹槽的第 一臺階之間的最小距離約等於或小於 所述柵部的寬度。
5. 如權利要求4所述的器件，其中，第一臺階源/漏區凹槽的第 一臺階和第二臺階源/漏區凹槽的第一臺階之間的最小距離，在所述柵 部的約一個寬度和所述柵部的約半個寬度之間。
6. 如權利要求4所述的器件，其中，第一深度在所述柵部的約四 分之一寬度和所述柵部的約四分之三寬度之間。
7. 如權利要求4所述的器件，其中，笫二深度在第一深度的約三 倍和第 一深度的約六倍之間。
8. 如權利要求4所述的器件，其中，第一臺階源/漏區凹槽的第 二臺階和第二臺階源/漏區凹槽的第二臺階之間的最小距離，在所述柵 部寬度的約1.5倍和所述柵部寬度的約1倍之間。
9. 如權利要求4所述的器件，還包括所述柵部兩側的第一隔層， 所述柵部在兩個第一隔層之間；以及各第一隔層上的第二隔層，各第 一隔層在第二隔層和所述柵部之間。
10. —種器件，包括 襯底；具有第一臺階和第二臺階的第一臺階源/漏區； 具有第一臺階和笫二臺階的第二臺階源/漏區；並且 其中，在第一和第二源/漏區的第一臺階之間存在第一寬度，在第 一和第二源/漏區的第二臺階之間存在不同於第一寬度的第二寬度。
11. 如權利要求10所述的器件，其中，所述第一臺階源/漏區和 第二臺階源/漏區至少部分地在所述襯底中的第一和笫二臺階凹槽 內。
12. 如權利要求IO所述的器件，其中，所述襯底包含具有第一晶 格間距的第一半導體材料，第一和第二臺階源/漏區包含具有第二晶格 間距的第二半導體材料，第一晶格間距與第二晶格間距不同，以在第 一和第二源/漏區之間的溝道中產生應變。
13. 如權利要求12所述的器件，還包括所述溝道之上的襯底的上 表面上的柵部，所述柵部具有寬度，其中第一臺階源/漏區的第一臺階 和笫二臺階源/漏區的第一臺階之間的最小距離約等於或小於所述柵 部的寬度。
14. 如權利要求13所述的器件，其中，第一臺階具有第一深度， 該第 一深度等於所述柵部的約四分之一寬度和所述柵部的約四分之三 寬度之間的距離。
15. 如權利要求14所述的器件，其中，第二臺階具有第二深度， 該第二深度等於第一深度的約三倍和第一深度的約六倍之間的距離。
16. 如權利要求13所述的器件，其中，所述襯底的上表面低於第 一和第二源/漏區的上表面。
17. 如權利要求13所述的器件，還包括所述柵部兩側的第一隔 層，所述柵部在兩個第一隔層之間；以及各第一隔層上的第二隔層， 各第 一 隔層在笫二隔層和所述^t冊部之間。
18. 如權利要求12所述的器件，其中，第一和第二臺階源/漏區 各自只包含單層第二半導體材料。
19. 如權利要求12所述的器件，其中，第一和第二臺階源/漏區各自包含兩層第二半導體材料，第一層第二半導體材料在第二層第二 半導體材料上。
20. 如權利要求12所述的器件，其中，第一和第二臺階源/漏區 各自包含兩個不連續的第二半導體材料區，第一個第二半導體材料區 接近所述溝道而第二個第二半導體材料區遠離所述溝道。
21. 如權利要求10所述的器件，其中，第一和第二源/漏區各自 包含兩個材料外延層。
22. 如權利要求IO所述的器件，其中，所述襯底及第一和第二臺 階源/漏區是電晶體的構成部分，該電晶體是附著於母板的微處理器的 構成部分，還包括與所述母板集成的圖形處理器。
23. —種方法，包括在襯底上形成柵部，所述4冊部具有從襯底的上表面向上延伸的第 一側和第二側；在所述柵部的兩側形成第 一組隔層；接近所述柵部的兩側而形成第 一組凹槽，第 一組凹槽具有在所述襯底的上表面下的第一深度並在所述柵部下被隔開第一距離；以及接近所述柵部的兩側而形成第二組凹槽，第二組凹槽具有在所述 襯底的上表面下的第二深度並在所述柵部下淨皮隔開第二距離，第二深 度淺於第一深度，第二距離小於第一距離。
24. 如權利要求23所述的方法，還包括在第一和第二組凹槽中形 成第一和第二源/漏區。
25. 如權利要求24所述的方法，其中，形成第一和第二源/漏區 包括外延生長第一和第二源/漏區。
26. 如權利要求24所述的方法，其中，所述襯底包含具有笫一晶 格間距的第一半導體材料，笫一和第二臺階源/漏區包含具有第二晶格 間距的第二半導體材料，第一晶格間距與第二晶格間距不同，以在第 一和第二源/漏區之間的溝道中產生應變。
27. 如權利要求24所述的方法，還包括在第一組隔層上形成第二組隔層，其中，在形成第一組隔層和第 二組隔層之後，形成第一組凹槽；在形成第一組凹槽之後去除第二組隔層；其中，在去除第二組隔層之後形成第二組凹槽；以及其中，在形成第二組凹槽之後，形成第一和第二源/漏區。
28. 如權利要求23所述的方法，還包括在第一組隔層上形成第二組隔層，其中，在形成第一組隔層和第 二組隔層之後，形成第一組凹槽；在第一組凹槽的各凹槽中形成第一外延源/漏層；在形成第一外延源/漏層之後去除第二組隔層；其中，在去除第二組隔層之後形成第二組凹槽；以及在第二組凹槽的各凹槽中形成笫二外延源/漏層。
29. 如權利要求23所述的方法，還包括 在形成第一組凹槽之前，在第二組凹槽的各凹槽中形成第一外延源/漏層；在形成第 一外延源/漏層之後，在第 一組隔層上形成第二組隔層， 其中，在形成第一和第二組隔層之後形成第一組凹槽；以及 在第 一組凹槽的各凹槽中形成第二外延源/漏層。
全文摘要
本發明的實施例提供了具有臺階源/漏區的電晶體。臺階源/漏區可在溝道區中實現顯著的應變並使電流洩漏最小化。通過在襯底中形成兩個凹槽來產生臺階凹槽並在凹槽中形成源/漏區，從而形成臺階源/漏區。
文檔編號H01L29/78GK101133482SQ200680006841
公開日2008年2月27日 申請日期2006年1月5日 優先權日2005年1月6日
發明者B·澤爾, C·奧思, G·庫爾洛, S·泰亞吉 申請人:英特爾公司