半導體集成電路及其操作方法

2023-11-10 17:15:42 2

專利名稱：半導體集成電路及其操作方法
技術領域：
本發明涉及半導體集成電路及其操作方法，並且特別地涉及在不使用具有響應率問題的PLL電路的情況下生成供應給接收混頻器的本地信號方面有效的技木。
背景技術：
其內裝備有半導體集成電路和天線的所謂的IC卡執行在讀寫器件與半導體集成電路之間的信息交換，並且實現各種功能，例如傳輸保留於IC卡內的數據、保存由讀寫器件所傳輸的數據等。根據國際標準IS0/IEC14443，具有非接觸式接ロ的IC卡被稱為PICC並且執行與稱為rcD的讀寫器件間的RF通信。順便提一下，ISO是國際標準化組織(International Organization for Standardization)的ifB§ 。 IEC ^SP示電エ(International Electrical Commision)的縮略語。PICC 是鄰近卡(Proximity Card)的縮略語，以及 PCD 是鄰近耦合器件(Proximity Coupling Device)的縮略語。例如，在國際標準IS0/IEC14443的類型A中，從P⑶到PICC的通信已被定義為在具有ASK100%的調製深度的調製方案下基於變形鏡系統的編碼系統。但是，在國際標準 IS0/IEC14443的類型B中，從P⑶到PICC的通信已被定義為在具有ASK10%的調製速率的調製方案下基於變形鏡系統的編碼系統。順便提一下，NRZ-L是不歸零電平(Non Return to Zero-Level)的縮略語。ASK是作為數字調製方案之一的幅移鍵控(Amplitude Shift Keying)的縮略語。—種通信技術近年來得到了廣泛地使用，其被稱為近場通信(NFC)技術並且其簡化了對家用電器、數字媒體和消費品、內容和商業交易的無線通信耦合，以及對它們的傳播。這種NFC技術具有與現有各種通信系統的兼容性並且允許使用13. 56MHz的RF頻率的在大約IOcm處最大通信速率為847Kbps附近的近場通信。特別地，已經在其中內置了具有電子支付功能的IC卡微型計算機(安全晶片)的行動電話終端被配備了 NFC技木，旨在通過利用它來進行各種非接觸式電子支付(例如在非接觸式商店的商品購買的付款、在站點的交通費用的支付等)而為終端用戶提高便利性。順便提一下，NFC是近場通信(Near Field Communication)白勺IfB^i胃。利用在使用該NFC技術的非接觸式IC卡與讀寫器件之間的ASK調製的通信利用了在讀寫器件的相對大的環形天線與非接觸式IC卡的相對小的環形天線之間的電磁耦
ム I=I O另ー方面，下面的非專利文獻1已經描述了，通信漏洞(communication hole)由於非接觸式IC卡的環形天線與讀寫器件的角度、它們之間的距離等而出現。這種現象表明，在負載調製處的ASK調製的振幅是最不可實現的，儘管非接觸式IC卡存在於讀寫器件的操作磁場範圍之內，並且足夠的RF功率由讀寫器件供應給非接觸式IC卡。出現通信漏洞的原因是由於這樣的事實當非接觸式IC卡的環形天線被布置成近似平行於讀寫器件的大環形天線的外圍部分時，從讀寫器件的環形天線的內部和外部生成的磁場的兩條線的方向在非接觸式IC卡的環形天線之內是相反的，從而消除了 RF接收信號。此外，下面的非專利文獻1還描述了這樣的建議將不僅含有實數振幅而且含有虛軸方向的振幅和相位的合成矢量提供作為通信漏洞的解決方案。此外，下面的非專利文獻2已經描述了避免由於接收信號與本地信號(LO)波之間的相位關係而沒有獲得檢測信號的零點的零點避免電路，其中零差檢測被應用於RFID系統的讀寫器件。零點避免電路通過相位不同的LO波來檢測接收信號並且選擇性地接收檢測電平大的信道。此外，在零點避免電路中，RF接收信號被供應給兩個接收混頻器(mixer) 之一的輸入端，並且LO信號和相移了 π/2(90° )的相移LO信號分別被供應給一個接收混頻器的另一個輸入端和另一個接收混頻器的另一個輸入端。來自一個接收混頻器的輸出的I信道基帶信號，以及來自另一個接收混頻器的輸出的Q信道基帶信號分別通過I信道基帶放大器和Q信道基帶放大器來供應給選擇器的一個輸入端及其另一個輸入端。具有I 信道和Q信道中的任何一個的大檢測電平的基帶信號由選擇器選定為接收數據並且供應給控制單元。順便提一下，零點被認為是一種基本上類似於以上的通信漏洞的現象。在下面的專利文獻1中已經描述了執行在原理上與非專利文獻2所描述的零差接收器相同的接收操作的直接變頻接收器。供應給兩個接收混頻器的本地信號以及相位相差 90°的相移本地信號由包括壓控振蕩器(VCO)的鎖相環(PLL)生成。傳統的超外差式接收器需要用於以頻率轉換來進行圖像頻率的幹涉波消除的圖像消除濾波器，然而在下面的專利文獻1中所描述的直接變頻接收器具有這樣的優點讓用作外部零件的圖像消除濾波器變得不必要。此外，在下面的非專利文獻3中描述了在數字無繩電話中所使用的直接變頻接收器。非專利文獻3還描述了 稱為吉爾伯特混頻器(Gilbert mixer)的雙平衡型交叉耦合式四混頻器(quad mixer) 一般被用於直接變頻接收器的接收混頻器。在該接收混頻器中， 已經採用了其中負載電阻器、兩個差分對電晶體和恆流源串聯耦接於電源電壓和地電壓之間的模擬電路結構。[專利文獻1]日本未經審查專利公開No.2001-211098[非專利文獻 1]Hiroshi Karibe 「 Introduction To Design of Contactless IC Card (非接觸IC卡設計導論)」，由Nikkan Kogyo Shinbun有限公司出版，pp 46-50，2005 年10月31日[非專利文獻2]Naohisa Takayama"Effects of Null-Point Avoidance Circuit for UHF-Band RFID Reader-Writer Device (用於UHF帶RFID讀寫器件的零點避免電路煩的效果)，，，2005 IEICE Communication Society Conference, Program Number B-5-166, Page 566[非專利文獻 3]Christopher Dennis Hull 等，"A Direct-Conversion Receiver for 900MHz (ISM Band) Spread-Spectrum Digital Cordless Telephone (用於900MHz (ISM 帶)擴散譜數字無繩電話的直接變頻接收器)」，IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL. 31，NO. 12，1996 年 12 月，PP. 1955-1963

發明內容
在本發明之前，本發明人等已經參與了裝備有使用13. 56MHz的RF頻率的NFC技術的IC卡微型計算機的半導體集成電路的RF接收單元的研發。在本發明之前，本發明人等已經決定採用已使圖像消除濾波器變得不必要的直接變頻接收器來將RF接收頻率下變頻為基帶信號頻率，以便降低半導體集成電路的成本以及外部零件的數量。因而，在本發明之前，本發明人等已經研究了生成供應給專利文獻1所描述的直接變頻接收器的接收混頻器的本地信號的鎖相環(PLL)電路。PLL電路一般地包括用於生成相對溫度變化等穩定的參考頻率的晶體振蕩器、參考分頻器、相位頻率比較器(PFD)、電荷泵電路、RF壓控振蕩器(RFVCO)和VCO分頻器。各自具有精確的頻率的本地信號能夠由 PLL電路根據參考頻率和這兩個分頻器的分頻數來生成。但是，作為本發明人等所進行的進ー步研究的結果，該研究掲示了這樣的問題 用於生成參考頻率的晶體振蕩器在開始非接觸式IC卡與讀寫器件之間的通信時啟動速度緩慢。為了解決該問題，本發明人等在本發明之前還研究了將在NFC技術中所使用的 13. 56MHz的RF頻率的載波信號用作不使用用於生成參考頻率的晶體振蕩器的替代的另 ー種系統。但是，由於基於調製深度ASK100 %的調製方案已經由國際標準IS0/IEC14443 的類型A的通信所採用，對應於被當作供應給相位頻率比較器(PFD)的參考頻率信號的 13. 56MHz的RF頻率的載波信號的振幅值在調製深度100%的時刻變為零。因而，由本發明人等所進行的研究還掲示了另ー個問題PLL電路在載波信號的振幅值為零的期間內變成未鎖定狀態，到PLL電路在載波信號的振幅值由零恢復為預定值之後再次變為鎖定狀態之前的恢復時間是長的。本發明正是由於本發明人等在本發明之前所進行的上述研究而作出的。因此，本發明的ー個目的是要在不使用具有響應率問題的PLL電路的情況下生成供應給接收混頻器的本地信號。本發明的另ー個目的是提高在本地信號由調製深度為ASK100%的RF頻率的載波信號生成時的響應率。根據本說明書和附圖的描述，本發明的以上及其它的目的和新特徵將會是顯而易見的。本申請所公開的發明的ー個典型的創造性方面將簡要描述如下本發明的ー種典型實施例是裝備有接收混頻器( 和信號發生器( 的半導體集成電路，其中所述信號發生器(3)生成供應給接收混頻器的本地信號(L0_I和L0_Q)。接收混頻器被供應以RF接收信號和本地信號並且因此接收混頻器產生接收混頻器輸出信號。信號發生器(3)具有多級延遲電路(32)、相位檢測單元(3 和時鐘發生単元 034)。多級延遲電路(32)響應於包含於RF接收信號內的載波信號(Cr)而生成包括相位時序彼此相差預定的延遲時間(τ)多個時鐘脈衝信號(tap0，l，2，...，8)的脈衝序列。
相位檢測單元(3 檢測在產生於由多級延遲電路所生成的脈衝序列中的特定時鐘脈衝信號(tap8)的電壓電平(「L」)與先於特定時鐘脈衝信號而產生的預定數量的時鐘脈衝信號(tap0，l，2，...，7)的電壓電平(「H」)之間的差異，從而檢測出該特定時鐘脈衝信號是否具有規定的相位(180° )並且生成檢測輸出信號。時鐘發生單元(34)包括選擇器(341)和第一信號合成邏輯電路(342，343)。選擇器響應於由相位檢測單元生成的檢測輸出信號而從由多級延遲電路生成的時鐘脈衝信號中輸出分別具有多個預先選定的相位(0°，45°，90°，135° )的多個選擇時鐘脈衝信號(tap0，2，4，6)。第一信號合成邏輯電路對由選擇器輸出的選擇時鐘脈衝信號執行邏輯運算 (EX-OR)，從而生成供應給接收混頻器的本地信號(參照圖2，3和4)。由本申請所公開的一個典型發明所獲得的有利效果將簡要解釋如下根據本發明，供應給接收混合器的本地信號能夠在不使用具有響應率問題的PLL 電路的情況下生成。


圖1是示出根據本發明的第一實施例的半導體集成電路和非接觸式IC卡的基本結構的圖形；圖2是示出圖1所示的根據本發明的第一實施例的半導體集成電路B2的接收電路B5的電路結構的圖形；圖3是示出在圖2所示的根據本發明的第一實施例的半導體集成電路B2的接收電路B5中的時鐘發生器3的多級延遲電路32的電路操作的波形圖；圖4是示出在圖2所示的根據本發明的第一實施例的半導體集成電路B2的接收電路B5中的時鐘發生器3的時鐘發生單元34的兩個異或電路342和343的電路操作的波形圖；圖5是示出圖2所示的根據本發明的第一實施例的時鐘發生器3的多級延遲電路 32的具體電路的結構的圖形；圖6是示出表示包含於圖5所示的根據本發明的第一實施例的時鐘發生器3的多級延遲電路32之內的NAND電路NANDl和反相器hvl的具體電路的結構的圖形；圖7是示出用於包含於圖6所示的根據本發明的第一實施例的多級延遲電路32 之內的NAND電路NANDl和反相器hvl的具體半導體集成電路的部分器件布局的圖形；圖8是示出在圖2所示的根據本發明的第一實施例的半導體集成電路B2中的接收電路B5的第一高通濾波器51和第二高通濾波器5Q中的每一個的電路操作的波形圖；圖9是示出在圖2所示的根據本發明的第一實施例的半導體集成電路B2中的接收電路B5的A/D轉換器72內所使用的非線性A/D轉換器的輸入/輸出特性的圖形；圖10是示出用於實現圖9所示的A/D轉換器的模擬輸入電壓對數字輸出信號的非線性特性的根據本發明的第一實施例的閃速型非線性A/D轉換器72的結構的圖形；圖11是示出用於實現A/D轉換器的模擬輸入對數字輸出信號的非線性特性的根據本發明的第二實施例的逐次逼近型非線性A/D轉換器72的結構的圖形；圖12是用於描述圖11所示的根據本發明的第二實施例的逐次逼近型非線性A/D轉換器72的非線性二分捜索的算法的圖形；圖13是示出用於實現A/D轉換器的模擬輸入電壓對數字輸出信號的非線性特性的根據本發明的第三實施例的流水線型(pipeline)非線性A/D轉換器72的結構的圖形； 以及圖14是示出圖13所示的根據本發明的第三實施例的流水線型非線性A/D轉換器 72的A/D轉換操作和輸入/輸出特性的圖形。
具體實施例方式1.實施例概要以下將首先解釋本申請所公開的本發明的典型實施例的概要。在典型實施例的概要的描述中以圓括號指出的附圖的參考編號僅說明包含於參考編號所依附的零件的概念之內的元件。[1]本發明的ー種典型實施例是裝備有接收混頻器( 和信號發生器(3)的半導體集成電路，其中該信號發生器C3)生成供應給接收混合器的本地信號(L0_I和L0_Q)。接收混合器被供應以RF接收信號和本地信號，從而從其中生成接收混合器輸出信號。信號發生器(3)具有多級延遲電路(32)、相位檢測單元(3 和時鐘發生単元 034)。多級延遲電路(3 響應於RF接收信號內所包含的載波信號(Cr)而生成包括相位時序彼此相差預定的延遲時間(τ )的多個時鐘脈衝信號(tapO, tapl, tap2, ... , tap8) 的脈衝序列。相位檢測單元(3 檢測在產生於由多級延遲電路所生成的脈衝序列中的特定時鐘脈衝信號(tap8)的電壓電平(「L」)與先於特定時鐘脈衝信號而產生的預定數量的時鐘脈衝信號(tapO, tapl, tap2, ... , tap7)的電壓電平(「H」)之間的差異，從而檢測出該特定時鐘脈衝信號是否具有規定的相位(180° )並且生成檢測輸出信號。時鐘發生単元(34)包括選擇器(341)和第一信號合成邏輯電路(342，343)。選擇器響應於由相位檢測單元生成的檢測輸出信號而從由多級延遲電路生成的時鐘脈衝信號中輸出分別具有多個預先選定的相位(0°，45°，90°，135° )的多個選擇時鐘脈衝信號(tapO，tap2, tap4, tap6)。第一信號合成邏輯電路對由選擇器輸出的選擇時鐘脈衝信號執行邏輯運算 (EX-OR)，從而生成供應給接收混頻器的本地信號(參照圖2，3和4)。根據該實施例，在不使用具有響應率問題的PLL電路的情況下生成供應給接收混合器的本地信號是可能的。在一種優選的實施例中，多級延遲電路(3 包括串聯耦接的多個延遲電路(320， O^jI J O^JZJJ · · · J 3 / J O相位檢測單元包括多個觸發器(330，331，332，...，337)和相位檢測器(33P)。多級延遲電路中的延遲電路生成脈衝序列的時鐘脈衝信號並且將其供應給選擇器以及相位檢測單元的觸發器。觸發器的多個輸出信號被供應給相位檢測器。從而，相位檢測器生成檢測輸出信號並且將其供應給選擇器(參照圖2)。在另一種優選實施例中，首先產生於由多級延遲電路生成的脈衝序列中的起始時鐘脈衝信號(tapO)被公共地供應給觸發器的多個觸發輸入端(參照圖2)。在又一種優選實施例中，接收混頻器包括第一接收混頻器和第二接收混頻器 OQ)。相位檢測單元(3 檢測出特定時鐘脈衝信號是否具有大約為180°的規定相位並且生成檢測輸出信號。選擇器響應於由相位檢測單元生成的檢測輸出信號而輸出具有大約0°相位的第一選擇時鐘脈衝信號(tapO)、具有大約45°相位的第二選擇時鐘脈衝信號(tap》、具有大約90°相位的第三選擇時鐘脈衝信號(tap4)以及具有大約135°相位的第四選擇時鐘脈衝信號(tap6)。第一信號合成邏輯電路的第一邏輯電路(34 對第一選擇時鐘脈衝信號和第三選擇時鐘脈衝信號執行第一邏輯運算(EX-OR)，從而生成供應給第一接收混頻器的第一 RF 本地信號(L0_I)。第一信號合成邏輯電路的第二邏輯電路(34 對第二選擇時鐘脈衝信號和第四選擇時鐘脈衝信號執行第二邏輯運算(EX-OR)，從而生成供應給第二接收混頻器的第二 RF 本地信號(L0_Q)。在再一種優選實施例中，時鐘發生單元(34)還包括響應於第一 RF本地信號和第二 RF本地信號而生成第一非反轉(non-inversion)數字時鐘信號(S0_I)、第一反轉 (inversion)數字時鐘信號(SI_I)、第二非反轉數字時鐘信號(S0_Q)和第二反轉數字時鐘信號(SI_Q)的第二信號合成邏輯電路(344)。第一接收混頻器由響應於第一 RF本地信號、第一非反轉數字時鐘信號和第一反轉數字時鐘信號而操作的第一直接採樣混頻器所配置。第二接收混頻器由響應於第二 RF本地信號、第二非反轉數字時鐘信號和第二反轉數字時鐘信號而操作的第二直接採樣混頻器所配置(參照圖2)。根據另外一種優選實施例的半導體集成電路還裝配有載波檢測器(9)、第一復位開關電晶體0^6)和第二復位開關電晶體0^6)。第一復位開關電晶體被耦接於第一直接採樣混頻器的輸出端與地電位之間。第二復位開關電晶體被耦接於第二直接採樣混頻器的輸出端與地電位之間。載波檢測器(9)檢測包含於RF接收信號中的載波信號(Cr)的振幅電平。當載波信號的振幅電平被降低至規定的振幅電平或更小時，載波檢測器控制第一復位開關電晶體和第二復位開關電晶體以使它們從非導通狀態變為導通狀態(參照圖2)。根據又一種優選實施例的半導體集成電路還裝備有耦接於第一直接採樣混頻器的輸入端與第二直接採樣混頻器的輸入端之間的低噪聲放大器(1)。低噪聲放大器由將RF接收信號轉換成電流的低噪聲跨導放大器所配置。低噪聲跨導放大器、第一直接採樣混頻器和第二直接採樣混頻器配置直接變頻接收器。第一接收基帶信號由第一直接採樣混頻器生成，以及第二接收基帶信號由第二直接採樣混頻器生成 (參照圖2)。在再一種優選實施例中，低噪聲跨導放大器能夠基於近場通信(NFC)技術來放大RF接收信號(參照圖2)。根據另ー種優選實施例的半導體集成電路還裝備有第一高通濾波器(51)、第二高通濾波器(5Q)、第一基帶放大器(61)、第二基帶放大器(6Q)和A/D轉換單元(7)。第一高通濾波器的輸入端和第二高通濾波器的輸入端分別耦接至第一直接採樣混頻器的輸出端和第二直接採樣混頻器的輸出端。第一基帶放大器的輸入端和第二基帶放大器的輸入端分別耦接至第一高通濾波器的輸出端和第二高通濾波器的輸出端。A/D轉換単元的輸入端耦接至第一基帶放大器的輸出端和第二基帶放大器的輸出端。A/D轉換單元由具有非線性輸入/輸出特性的非線性型A/D轉換器(7 所配置， 以便滿足或適應由第一高通濾波器的輸出端和第二高通濾波器的輸出端的瞬態響應所致的電壓波動，其中該瞬態響應由從基於近場通信技術的RF接收信號的小振幅到其大振幅的振幅波動所致。在ー種具體的實施例中，非線性A/D轉換器由快閃型非線性A/D轉換器、逐次逼近型非線性A/D轉換器和流水線型非線性A/D轉換器中的任ー種所配置(參照圖10，11和 13)。[2]根據本發明的另一方面的ー種典型實施例是ー種半導體集成電路的操作方法，該半導體集成電路裝備有接收混頻器O)以及生成供應給接收混頻器的本地信號(L0_ I和L0_Q)的信號發生器(3)。接收混頻器被供應以RF接收信號和本地信號，從而從其中生成接收混頻器輸出信號。信號發生器C3)包括多級延遲電路(32)、相位檢測單元(3 和時鐘發生単元 034)。多級延遲電路(32)響應於在RF接收信號中所包含的載波信號(Cr)而生成包括相位時序彼此相差預定的延遲時間(τ)的多個時鐘脈衝信號(tapO，tapl, tap2,...， tap8)的脈衝序列。相位檢測單元(3 檢測在產生於由多級延遲電路所生成的脈衝序列中的特定時鐘脈衝信號(tap8)的電壓電平(「L」)與先於特定時鐘脈衝信號而產生的預定數量的時鐘脈衝信號(tapO, tapl, tap2, ... , tap7)的電壓電平(「H」)之間的差異，從而檢測出特定時鐘脈衝信號是否具有規定的相位(180° )並且生成檢測輸出信號。時鐘發生単元(34)包括選擇器(341)和第一信號合成邏輯電路(342，343)。選擇器響應於由相位檢測單元生成的檢測輸出信號而從由多級延遲電路生成的時鐘脈衝信號中輸出分別具有多個預先選定的相位(0°，45°，90°和135° )的多個選擇時鐘脈衝信號(tapO, tap2, tap4和tap6)。第一信號合成邏輯電路對由選擇器輸出的選擇時鐘脈衝信號執行邏輯運算 (EX-OR)，從而生成供應給接收混頻器的本地信號(參照圖2，3和4)。根據該實施例，在不使用具有響應率問題的PLL電路的情況下生成供應給接收混合器的本地信號是可能的。2.實施例的進ー步詳細描述以下將更詳細地解釋實施例。順便提一下，在用於解釋實施本發明的最佳模式的全部附圖中，相同的參考編號分別附於具有與各附圖中的零件功能相同的功能的零件，並且將省略它們各自的描述。[第一實施例]《半導體集成電路和非接觸式IC卡》圖1是示出根據本發明的第一實施例的半導體集成電路和非接觸式IC卡的基本結構的圖形。如圖1所示，非接觸式IC卡Bl包括環形線圈天線Li、電容器CO和半導體集成電路B2。半導體集成電路B2具有電源電路B3、內部電路B4以及用於耦接天線Ll的天線端 LA 禾口 LB0已經從讀寫器件接收到作為電磁波的13. 56MHz的RF頻率的天線Ll將高頻AC信號輸出到天線端LA和LB。在IC卡Bl與讀寫器件通信時，在天線端LA和LB處的高頻AC 信號由傳輸信息信號(數據)所調製。《電源電路》電源電路B3由整流電路和平滑電容器組成。整流電路整流並平滑由設置於IC卡之上的天線Ll所接收到的AC信號，從而獲得輸出電源電壓VDD。電壓調節器可以內置於電源電路B3之內，用於防止輸出電源電壓Vdd超過預定的電壓。由電源電路B3輸出的電源電壓Vdd被供應作為內部電路(interval circuit)B4的操作電源電壓。《內部電路》內部電路B4包括接收電路B5、發送電路B6、信號處理器B7和存儲器B8。《接收電路》接收電路B5解調疊加於由置於IC卡內的天線L2所接收到的AC信號之上的信息信號，並且將它作為數字接收信息信號SR供應給信息處理器B7。《傳輸電路》傳輸電路B6接收由信號處理器B7所輸出的數字傳輸信息信號ST並且根據數字傳輸信息信號ST來解調由天線Ll所接收到的AC信號。因而，讀寫器件響應於由於這種修改所致的來自天線Ll的電磁波的反射的變化而接收來自信息處理器B7的傳輸信息信號。《接收電路的電路結構》圖2是示出圖1所示的根據本發明的第一實施例的半導體集成電路B2的接收電路B5的電路結構的圖形。如圖2所示，接收電路B5包括直接變頻接收器，其包括低噪聲跨導放大器 (LNAT) 1、直接採樣混頻器2、時鐘發生器3、第一濾波器41和第二濾波器4Q、第一高通濾波器51和第二高通濾波器5Q、第一基帶放大器61和第二基帶放大器6Q、A/D轉換單元7、數位訊號處理器(DSP)S和載波檢測器9。《低噪聲跨導放大器》低噪聲跨導放大器1是包括跨導放大器的低噪聲放大器，其中該跨導放大器將在為環形線圈天線Ll的天線ANT處的RF接收電壓信號轉換成電流。例如，低噪聲跨導放大器1由具有被供應以RF接收電壓信號的柵極、耦接至地電位的源極以及RF轉換的電流由其生成的漏極的N溝道MOS電晶體所組成。《直接採樣混頻器》直接採樣混頻器2包括第一直接採樣混頻器21、第二直接採樣混頻器2Q以及兩個復位開關Q6和Q6。
第一直接採樣混頻器21作為下變頻器來操作，該下變頻器被供應以低噪聲跨導放大器1的RF轉換電流，以及由時鐘發生器3所生成的第一 RF本地信號L0_I、第一非反轉數字時鐘信號S0_I和第一反轉數字時鐘信號S1_I，從而生成同相分量(I)的接收基帶信號。第二直接採樣混頻器乍為下變頻器來操作，該下變頻器被供應以低噪聲跨導放大器1的RF轉換電流，以及由時鐘發生器3所生成的第二 RF本地信號L0_Q、第二非反轉數字時鐘信號S0_Q和第二反轉數字時鐘信號S1_Q，從而生成正交分量⑴)的接收基帶信號。在下面的兩個文獻中已經描述了直接採樣混頻器。文獻1 :Khurram Muhammand 等，「DIRECT RF SAMPLING MIXER WITH RE CURSIVE FILTERING IN CHARGE DOMEIN(在電荷疇中具有遞歸濾波的直接RF採樣混頻器)」，2004 IEEE國際電路和系統研討會，pp. 1-577-1-580。又獻 2 :Robert Bogdan Staszewski φ, "AlI-Digital TX Frequency Synthesizer and Discrete-Time Receiver for Bluetooth Radio in 130_nmCM0S、用亍 130nm CMOS中的藍牙無線電的全數字頻率合成器及離散時間接收器)」，IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 39，No. 12,2004 年 12 月，PP. 2278-2291。如圖2所示，直接採樣混頻器2的第一直接採樣混頻器21和第二直接採樣混頻器 2Q分別包括5個N溝道MOS電晶體Ql到Q5以及3個電容器CH、Ce和CK。N溝道MOS電晶體Ql的源-漏通路被耦接於低噪聲跨導放大器1的輸出與電容器Ch的某一端之間。電容器Ch的另一端耦接至地電位。N溝道MOS電晶體Ql的源-漏通路被供應以來自低噪聲跨導放大器1的輸出的RF轉換電流。 電容器Ch的某一端通過N溝道MOS電晶體Q2的源-漏通路耦接至電容器Ck的某一端。電容器Ck的另一端耦接至地電位。電容器Ch的某一端通過N溝道MOS電晶體Q3的源-漏通路耦接至電容器Ck的某一端。電容器Ck的另一端耦接至地電位。電容器Ck的某一端通過N溝道MOS電晶體Q4的源-漏通路耦接至直接採樣混頻器2的輸出端。電容器Ck的某一端通過N溝道MOS電晶體Q5的源-漏通路耦接至直接採樣混頻器2的輸出端。N溝道MOS電晶體Ql的柵極被供應以由時鐘發生器3所產生的RF本地信號L0。 N溝道MOS電晶體Q2的柵極和N溝道MOS電晶體Q5的柵極被供應以由時鐘發生器3所產生的非反轉數字時鐘信號so。N溝道MOS電晶體Q3的柵極和N溝道MOS電晶體Q4的柵極被供應以由時鐘發生器3所產生的反轉數字時鐘信號Si。電荷在RF本地信號LO和非反轉數字時鐘信號SO同時達到高電平的時刻在電容器Ch和電容器Ck之間共用於上側。電荷在RF本地信號LO和反轉數字時鐘信號Sl同時達到高電平的時刻在電容器Ch和電容器Ck之間共用於下側。因此，要獲得無限脈衝響應 (IIR)濾波器的特性是可能的。當非反轉數字時鐘信號SO和反轉數字時鐘信號Sl的高電平期被設定為RF本地信號LO的周期的N倍吋，它們以N個樣本平均。因此，要獲得具有尺度比N的有限脈衝響應(FIR)濾波器的特性是可能的。與圖2所示的直接採樣混頻器2的第一直接採樣混頻器21和其第二直接採樣混頻器2Q兩者各自的對應輸出端耦接的第一濾波器41和第二濾波器4Q典型地分別示出了有限脈衝響應濾波器的以上特性和無限脈衝響應濾波器的以上特性。作為甚至在非專利文獻1中所描述的RF接收單元的接收混頻器，迄今為止在傳統上都使用雙平衡型交叉耦合四混頻器(也稱為吉爾伯特型混頻器)。但是，由於這種類型的接收混頻器採用其中負載電阻器、兩個差分電晶體對和恆流源串聯耦接於電源電壓和地電位之間的模擬電路結構，因而接收混頻器存在這樣的問題它在低電源電壓下的操作是困難的並且功率消耗也是大的。另一方面，由於圖2所示的直接採樣混頻器2採用了數字RF體系結構，因而使得能夠在低電源電壓下操作，並且還能夠減少功率消耗。此外，由於能夠將小型化的CMOS半導體製造工藝應用於數字RF體系結構，因而小型化的CMOS還允許進一步降低功率消耗。《時鐘發生器》時鐘發生器3在不由通用PLL電路所配置的情況下使用多級延遲電路32，尤其是在本發明的第一實施例中。如圖2所示，時鐘發生器3包括限幅放大器30、分頻器31、多級延遲電路32、相位檢測單元33和時鐘發生單元34。由低噪聲跨導放大器1的輸出端所生成的RF放大信號被供應給限幅放大器30的輸入端。因此，限幅放大器30以大的放大因子來放大RF放大信號並且執行分別將由幅放大器30的輸出端所生成的RF放大輸出信號限幅於預定的最大限值與預定的最小限值之間的操作。考慮到高電平期和低電平期的不一致性(佔空的不一致性)的可能性存在於限幅放大器30的RF放大輸出信號中，分頻器31執行1/2分頻。例如，分頻器31僅響應于波形從限幅放大器30的RF放大輸出信號的低電平改變為其高電平而使輸出信號的電平從低電平變為高電平或相反，並且執行1/2分頻。多級延遲電路32包括多個串行耦接的延遲電路320、321、322、. . .、32N。延遲電路320、321、322、. . .、32N具有近似相同的傳播延遲時間τ。由分頻器31的輸出信號所驅動的第一級延遲電路320的輸入端tapO耦接至時鐘發生單元34的選擇器341的第一輸入端。由第一級延遲電路320的輸出信號所驅動的第二級延遲電路321的輸入端tapl耦接至時鐘發生單元34的選擇器341的第二輸入端。由第二級延遲電路321的輸出信號所驅動的第三級延遲電路322的輸入端tap2耦接至時鐘發生單元34的選擇器341的第三輸入端。相繼地，按照以上相同的方式，由第N-I級延遲電路的輸出信號所驅動的第N級延遲電路32N的輸入端tapN-Ι耦接至時鐘發生單元34的選擇器341的第N輸入端。第N級延遲電路32N的輸出端tapN耦接至時鐘發生單元34的選擇器341的第N+1輸入端。相位檢測單元33由多個觸發器330、331、332.....33N和相位檢測器33P組成。
以圓形符號和三角形符號表示的觸發器330、331、332.....33N的觸發輸入端共同耦接至
被供應以來自分頻器31的分輸出信號的第一級延遲電路320的輸入端tapO。第一觸發器 330的數據輸入端D和數據輸出端Q耦接至第二級延遲電路321的輸入端tapl和相位檢測器33P的第一輸入端。第二觸發器331的數據輸入端D和數據輸出端Q耦接至第三級延遲電路322的輸入端tap2和相位檢測器33P的第二輸入端。相繼地，按照以上相同的方式，第N-I觸發器33N-1的數據輸入端D和數據輸出端Q耦接至第N+1級延遲電路32N的輸入端tapN-Ι和相位檢測器33P的第N輸入端。最後，第N觸發器33N的數據輸入端D和數據輸出端Q耦接至第N+1級延遲電路32N的輸出端tapN和相位檢測器33P的第N+1輸入端。時鐘發生單元；34包括選擇器；341、兩個異或(explosive-OR) (EX-OR)電路342和 343及邏輯電路344。選擇器341的第一輸入端、第二輸入端、第三輸入端、第N輸入端和第 N+1輸入端分別耦接至多級延遲電路32中的第一級延遲電路320的輸入端tapO、第二級延遲電路321的輸入端tap 1、第三級延遲電路322的輸入端tap2、第N級延遲電路32N的輸入端tapN-Ι和第N級延遲電路32N的輸出端tapN。此外，選擇器341的控制輸入端被供應以由相位檢測器33P生成的相位檢測輸出信號。響應於由相位檢測器33P所供應的相位檢測輸出信號，選擇器341從第一輸入端、 第二輸入端、第三輸入端、第N輸入端和第N+1輸入端處的總共N+1個輸入信號中選擇出總共4個輸入信號，對應於具有0°相位的輸入信號、具有45°相位的輸入信號、具有90°相位的輸入信號和具有135°相位的輸入信號，並且將它們供應給兩個異或(explosive-OR) (EX-OR)電路342和343的輸入端。也就是，異或(explosive-OR) (EX-OR)電路342的兩個輸入端被供應以具有0°相位的輸入信號和具有90°相位的輸入信號。異或(explosive-OR) (EX-OR)電路343的兩個輸入端被供應以具有45°相位的輸入信號和具有135°相位的輸入信號。結果，第一 RF本地信號L0_I由異或(explosive-OR) (EX-OR)電路342的輸出端生成。第二 RF本地信號L0_Q由異或(explosive-OR) (EX-OR)電路343的輸出端生成。最後，邏輯電路344被供應以第一 RF本地信號L0_I和第二 RF本地信號L0_Q，使得第一非反轉數字時鐘信號S0_I、第一反轉數字時鐘信號S1_I、第二非反轉數字時鐘信號S0_Q和第二反轉數字時鐘信號S1_Q由邏輯電路344的與它們對應的輸出端生成。圖3是示出在圖2所示的根據本發明的第一實施例的半導體集成電路B2的接收電路B5中的時鐘發生器3的多級延遲電路32的電路操作的波形圖。具有由環形線圈天線Ll的天線ANT所接收到的13. 56MHz的RF頻率的載波信號 Cr的波形首先示出於圖3中。但是，實際上示出於圖3中的載波信號Cr的波形是由限幅放大器30所限幅的RF放大輸出信號。此外，在圖3中還示出了在多級延遲電路32中的第一級延遲電路320的輸入端 tapO的信號波形、在第二級延遲電路321的輸入端tapl的信號波形、在第三級延遲電路 322的輸入端tap2的信號波形、在第四級延遲電路323(沒有示出)的輸入端tap3的信號波形、在第五級延遲電路324(沒有示出)的輸入端tap4的信號波形、在第六級延遲電路 325(沒有示出)的輸入端tap5的信號波形、在第七級延遲電路326(沒有示出)的輸入端 tap6的信號波形、在第八級延遲電路327(沒有示出)的輸入端tap7的信號波形和在第九級延遲電路328(沒有示出)的輸入端tap8的信號波形。如圖3所示，分頻器31僅響應於在限幅放大器30的RF放大輸出信號中的具有RF 頻率的載波信號Cr的波形從低電平變為高電平而將輸出信號電平從低電平改變成高電平或相反。因此，在由分頻器31的輸出信號所驅動的第一級延遲電路320的輸入端tapO的信號變成通過1/2分頻RF頻率的載波信號Cr而獲得的信號。由於多級延遲電路32中的延遲電路320、321、322.....32N具有基本上相同的傳
播時間τ，因而在第二級延遲電路321的輸入端tapl的信號波形在比第一延遲電路320的輸入端tapO處的信號波形的變化延遲傳播時間τ的情況下變化。相繼地，按照以上相同的方式，在第九級延遲電路328(沒有示出)的輸入端tap8的信號波形在比第八延遲電路 327(沒有示出)的輸入端tap7處的信號波形的變化延遲傳播時間τ的情況下變化。在圖3所示的實例中，在第一級延遲電路320的輸入端tapO的信號波形在RF頻率的載波信號Cr從低電平變為高電平的時刻由高電平變為低電平。並且同樣，在輸入端 tapl的信號波形為高「H」電平，在輸入端tap2的信號波形為高「H」電平，在輸入端tap3的信號波形為高「H」電平，在輸入端tap4的信號波形為高「H」電平，在輸入端tap5的信號波形為高「H」電平，在輸入端tap6的信號波形為高「H」電平，以及在輸入端tap7的信號波形為高「H」電平。因而，使在輸入端tapO的信號變為從下一輸入端tap8的信號波開始的低電平「L」。也就是，在該時刻，分別供應給觸發器330、331、332、333、334、335、336和337的數據輸入端D的高電平「H」、高電平「H」、高電平「H」、高電平「H」、高電平「H」、高電平「H」、高
電平「H」和低電平「L」被鎖存於觸發器330、331、332.....337中，使在輸入端tapO的信號
波形的高-低變化作為觸發供應給觸發器330、331、332.....337的觸發輸入端。結果，表
示高電平「H」、高電平「H」、高電平「H」、高電平「H」、高電平「H」、高電平「H」、高電平「H」和低電平「L」的數據在該時刻由它們所對應的觸發器330、331、332、333、334、335、336、337和 338的數據輸入端D所生成。也就是，在使RF頻率的載波信號Cr從低電平變為高電平的時刻，在輸入端tapO 的信號波形從高電平變為低電平，然而在輸入端tap8的信號波形處於恰好在它從低電平變為高電平之前的狀態。因而，在圖3的實例中，在輸入端tap8的信號波形的相位與在輸入端tapO的信號波形相比延遲了大約180° (Ji)0因而，發生180° (π)的相位延遲能夠通過由相位檢測器33Ρ於該時刻檢測給相位檢測器33Ρ供應的觸發器330、331、332、333、334、335、336和337的8位數據輸出信號 「HHHHHHHL」來確定。當相位檢測器33Ρ檢測到在輸入端tapO和tap8的信號波形之間發生 180° ( π )的相位延遲時，由相位檢測器33Ρ所輸出的相位檢測輸出信號被供應給選擇器 341的控制輸入端。選擇器341響應於由相位檢測器33Ρ所供應的相位檢測輸出信號而選擇在輸入端 tapO的0°相位的輸入信號以及在輸入端tap4的90°相位的輸入信號，並且將它們供應給異或電路342的兩個輸入端。選擇器341選擇在輸入端tap2的45°相位的輸入信號以及在輸入端tap6的135°相位的輸入信號，並且將它們供應給異或電路343的兩個輸入端。圖4是示出在圖2所示的根據本發明的第一實施例的半導體集成電路B2的接收電路B5中的時鐘發生器3的時鐘發生單元34的兩個異或電路342和343的電路操作的波形圖。如圖4所示，異或電路342對在輸入端tapO的0°相位的輸入信號以及在輸入端 tap4的90°相位的輸入信號執行異或(EX-OR)操作，從而生成第一 RF本地信號L0_I。另一方面，異或電路；343對在輸入端tap2的45 °相位的輸入信號以及在輸入端tap6的135 ° 相位的輸入信號執行異或(EX-OR)操作，從而生成第二 RF本地信號L0_Q。此外，圖3所示的時鐘發生單元34的邏輯電路344被供應以第一 RF本地信號L0_ I和第二 RF本地信號L0_Q，從而由邏輯電路344的它們對應的輸出端生成各自具有比每個RF本地信號的頻率低的頻率的第一非反轉數字時鐘信號S0_I、第一反轉數字時鐘信號Sl_ I、第二非反轉數字時鐘信號S0_Q和第二反轉數字時鐘信號S1_Q。因而，由時鐘發生器3的時鐘發生単元34所生成的第一 RF本地信號L0_I、第二 RF本地信號L0_Q、第一非反轉數字時鐘信號S0_I、第一反轉數字時鐘信號S1_I、第二非反轉數字時鐘信號S0_Q和第二反轉數字時鐘信號S1_Q被供應給直接採樣混頻器2的第一直接採樣混頻器21和第二直接採樣混頻器2Q。結果，直接採樣混頻器2在第一直接採樣混頻器21的輸出生成同相分量(I)的接收基線信號，並且在第二直接採樣混頻器2Q的輸出生成正交分量⑴)的接收基線信號。結果，根據使用圖1到圖4來描述的本發明的第一實施例的時鐘發生器3，由環形線圈天線Ll的天線ANT所接收到的對應於13. 56MHz的RF頻率的載波信號Cr的振幅值被從零恢復到預定值。據此，與RF頻率的載波信號Cr的相位和頻率同步的第一 RF本地信號 L0_I、第二 RF本地信號L0_Q、第一非反轉數字時鐘信號S0_I、第一反轉數字時鐘信號S1_I、 第二非反轉數字時鐘信號S0_Q和第二反轉數字時鐘信號S1_Q能夠在早期生成並且在早期供應給直接採樣混頻器2的第一直接採樣混頻器21和第二直接採樣混頻器叫。因而，根據使用圖1到圖4來描述的本發明的第一實施例的時鐘發生器3，有可能解決這樣的問題當供應給直接變頻接收器的接收混頻器的本地信號由PLL電路生成吋， 由對應於NFC技術所使用的13. 56MHz的RF頻率的載波信號的振幅值在該振幅值變為零之後再恢復為預定值所耗費的恢復時間以及PLL電路被改變成未鎖定狀態到PLL電路被再次變為鎖定狀態的時間是長的。《載波檢測器》載波檢測器9檢測到對應於NFC技術所使用的13. 56MHz的RF頻率的載波信號的振幅值通過100%的調製深度變得近似為零。另ー方面，當RF頻率的載波信號的振幅值變得近似為零吋，時鐘發生器3的操作被停止。由於該原因，時鐘發生器3在該操作停止期內不生成RF本地信號L0_I和L0_Q以及數字時鐘信號S0_I、S1_I、S0_Q和S1_Q。因而，同樣停止了直接採樣混頻器2的第一直接採樣混頻器21和第二直接採樣混頻器2Q的操作。當在本發明的第一實施例中的載波檢測器9以及兩個復位開關Q6和Q6沒有布置於接收電路B5中吋，在第一直接採樣混頻器21的輸出端的電容電荷以及在第二直接採樣混頻器2Q的輸出端的電容電荷被保持不放電，即使RF頻率的載波信號的振幅值變得近似為零並且直接採樣混頻器2的第一直接採樣混頻器21和第二直接採樣混頻器叫的操作被停止。因而，由於第一直接採樣混頻器21的輸出端的輸出電壓以及第二直接採樣混頻器2Q 的輸出端的輸出電壓沒有降低，因而ASK調製的輸出沒有示出精確的包絡。因此，在非接觸式IC卡與讀寫器件之間不可能執行精確的數據通信。另ー方面，根據本發明的第一實施例，載波檢測器9以及兩個復位開關Q6和Q6被特別地布置於接收電路B5內。因此，當RF頻率的載波信號的振幅值變得近似為零時，載波檢測器9檢測到對應於NFC技術所使用的13. 56MHz的RF頻率的載波信號的振幅值通過 100%的調製深度而變得近似為零，不大於預定值。因而，在這種情況下，開關Q6和Q6的N 溝道MOS電晶體分別由載波檢測器9的高電平檢測輸出控制為導通狀態。由於該原因，第一直接採樣混頻器21的輸出端的電容電荷以及第二直接採樣混頻器2Q的輸出端的電容電荷被放電至地電位。因此，在非接觸式IC卡與讀寫器件之間有可能執行精確的數據通信。《多級延遲電路》圖5是示出圖2所示的根據本發明的第一實施例的時鐘發生器3的多級延遲電路 32的具體電路的結構的圖形。如圖5所示，第一級緩衝電路32X包括NAND電路NANDl和反相器hvl。NAND電路NANDl的某一輸入端及其另一輸入端分別被供應以電源電壓Vdd和分頻器31的輸出信號 DIV-Cr。反相器^wl的輸入端被供應以NAND電路NANDl的輸出信號，使得具有0°相位的信號波形tapO由用作第一級緩衝電路32X的輸出端的反相器hvl的輸出端生成。第一級延遲電路320包括用於生成預定的傳播延遲時間τ的串聯耦接的兩個反相器和Inv3、NAND電路NANDl和反相器hvl。反相器的輸入端被供應以分頻器31的輸出信號DIV-Cr。反相器的輸出信號被供應給反相器的輸入端。NAND 電路NANDl的某一輸入端及其另一輸入端分別被供應以電源電壓Vdd以及反相器的輸出信號。反相器hvl的輸入端被供應以NAND電路NANDl的輸出信號，由此具有22. 5°相位的信號波形tapl由用作第一級延遲電路320的輸出端的反相器^wl的輸出端生成。第二級延遲電路321同樣包括與第一級延遲電路320相同的電路結構。具有45° 相位的信號波形tap2由被用作第二級延遲電路321的輸出端的反相器^wl的輸出端生成。相繼地，按照以上相同的方式，第N級延遲電路32N同樣包括與第一級延遲電路 320相同的電路結構。具有預定相位值的信號波形tapN由被用作第N級延遲電路32N的輸出端的反相器hvl的輸出端生成。圖6是示出表示包含於圖5所示的根據本發明的第一實施例的時鐘發生器3的多級延遲電路32之內的NAND電路NANDl和反相器hvl的具體電路的結構的圖形。如圖6所示，NAND電路NANDl包括其源-漏電流通路串聯耦接於地電位Vss與輸出端out之間的兩個N溝道MOS電晶體Qnl和Qn2，以及其源-漏電流通路並聯耦接於電源電壓Vdd與輸出端out之間的兩個P溝道MOS電晶體Qpl和Qp2。第一輸入端inl耦接至N溝道MOS電晶體Qnl的柵電極和P溝道MOS電晶體Qpl的柵電極。第二輸入端in2耦接至N溝道MOS電晶體Qn2的柵電極和P溝道MOS電晶體Qp2的柵電極。反相器hvl包括其源-漏電流通路耦接於地電位Vss與輸出端out之間的N溝道MOS電晶體Qn3，以及其源-漏電流通路耦接於電源電壓Vdd與輸出端out之間的P溝道MOS電晶體Qp3。輸入端 in耦接至N溝道MOS電晶體Qn3的柵電極和P溝道MOS電晶體Qp3的柵電極。其它反相器 Inv2和也由電晶體Qn3和Qp3以與反相器hvl完全相同的方式構成。圖7是示出用於包含於圖6所示的根據本發明的第一實施例的多級延遲電路32 之內的NAND電路NANDl和反相器hvl的具體半導體集成電路的部分器件布局的圖形。如圖7所示，用於電源電壓Vdd和地電位Vss的電源/地線按照在圖中所看到的橫向方向來形成。N型阱區N-Well沿著電源電壓Vdd的電源線方向形成。P型阱區P-Well沿著地電位Vss的地線方向形成。N型阱區N-Well被供應以電源電壓VDD。P型阱區P-Well被供應以地電位Vss。此外，配置NAND電路NANDl的兩個P溝道MOS電晶體Qpl和Qp2，以及配置反相器 Invl和的兩個P溝道MOS電晶體Qp3和Qp4沿著電源電壓Vdd的電源線方向形成於N型阱區N-Well內。配置NAND電路NANDl的兩個N溝道MOS電晶體Qnl和Qn2，以及配置反相器hvl和的兩個N溝道MOS電晶體Qn3和Qn4沿著地電位Vss的地線方向形成於P型阱區P-Well內。雖然在圖7中沒有示出，但是相繼地，按照與圖5所示的時鐘發生器3中的第一級緩衝電路32X、多級延遲電路32的第一級延遲電路320和第二級延遲電路 321相同的方式的，配置整個第N級延遲電路32N的在CMOS邏輯電路中的所有P溝道MOS 電晶體和所有N溝道MOS電晶體分別形成於兩者均設置於電源電壓Vdd的電源線與地電位 Vss的地線之間的N型阱區N-Well和P型阱區P-Well內，其中電源線和地線兩者被布置成近似平行的。《旁通濾波器》在圖2所示的直接採樣混頻器2中，分別由第一直接採樣混頻器21的輸出和第二直接採樣混頻器2Q的輸出所生成的同相分量(I)的接收基帶信號和正交分量⑴)的接收基帶信號分別通過第一濾波器41和第二濾波器4Q供應給第一高通濾波器51的輸入端和第二高通濾波器叫的輸入端。此外，第一高通濾波器51的輸出端和第二高通濾波器5Q的輸出端分別耦接至第一基帶放大器61的輸入端和第二基帶放大器6Q的輸入端。在第一基帶放大器61和第二基帶放大器6Q的輸入端的DC偏壓電平通常不與在第一直接採樣混頻器21和第二直接採樣混頻器2Q的輸出端以及在第一濾波器41和第二濾波器4Q的輸出端的DC電壓電平一致。 因而，為了適應DC偏壓電平和DC電壓電平之間的電壓差，第一高通濾波器51和第二高通濾波器5Q分別耦接於第一濾波器41和第二濾波器4Q的輸出端與第一基帶放大器61和第 ニ基帶放大器6Q的輸入端之間。第一高通濾波器51和第二高通濾波器5Q各自基本上包括具有與第一濾波器41 和第二濾波器4Q的輸出端耦接的一端以及與第一基帶放大器61和第二基帶放大器6Q的輸入端耦接的另一端的電容器C，以及具有與電容器C的另一端耦接的一端以及與地電位耦接的另一端的電阻器R。具體的第一和第二高通濾波器51和5Q各自包括電容器C、電阻器R和運算放大器。接收基帶信號經由電容器C來供應給運算放大器的反轉輸入端。電阻器R耦接於運算放大器的反轉輸入端與輸出端之間。參考電壓被供應給運算放大器的非反轉輸入端。《基帶放大器》如圖2所示，分別由第一高通濾波器51的輸出端和第二高通濾波器5Q的輸出端生成的同相分量(I)的接收基帶信號和正交分量(Q)的接收基帶信號分別由第一基帶放大器61和第二基帶放大器6Q放大。第一基帶放大器61和第二基帶放大器6Q各自包括兩級串聯耦接的多級放大電路。《A/D轉換單元和DSP》如圖2所示，A/D轉換單元7包括具有一個輸入端、另ー個輸入端和輸出端的選擇開關71，以及A/D轉換器72。選擇開關71的一個輸入端及其另ー輸入端分別被供應以在第一高通濾波器51的輸出端的同相分量(I)的接收基帶信號以及在第二高通濾波器5Q的輸出端的正交分量(Q)的接收基帶信號。因而，選自兩個接收基帶信號的接收基帶信號能夠在選擇開關71的輸出端生成。在選擇開關71的輸出端生成的所選的接收基帶信號被供應給A/D轉換器72的模擬輸入端。由A/D轉換器72的數字輸出端生成的接收數字基帶信號被供應給數位訊號處理器(DSP)S的輸入端。由於由選擇開關71交替選擇的同相分量⑴的接收基帶信號和正交分量(Q)的接收基帶信號被交替地進行A/D轉換，因而數位訊號處理器8被交替地供應以同相分量(I) 的接收數字基帶信號和正交分量(Q)的接收數字基帶信號。數位訊號處理器8從這兩個接收數字基帶信號中選出信號電平大的信號並且執行ASK調製過程。因此，有可能解決通信漏洞或零點的問題。《非線性A/D轉換器》另一方面，如圖2所示，第一高通濾波器51和第二高通濾波器叫分別耦接於第一濾波器41和第二濾波器4Q的輸出端與第一基帶放大器61和第二基帶放大器6Q的輸入端之間，以便適應在第一基帶放大器61和第二基帶放大器6Q的輸入端的DC偏壓電平與在第一直接採樣混頻器21和第二直接採樣混頻器2Q的輸出端的以及第一濾波器41和第二濾波器4Q的輸出端的DC電壓電平之間的電壓差。但是，在採用第一高通濾波器51和第二高通濾波器5Q的情況下，本發明人等的研究已經揭示了以下問題。也就是，假定具有大振幅的RF頻率信號由圖2的天線ANT接收自其中NFC技術所使用的13. 56MHz的RF頻率信號的振幅值由於100%的調試深度而近似為零的狀態。在這種情況下，由響應於大振幅輸入信號的瞬態響應所致的大的輸入電壓波動出現於第一高通濾波器51和第二高通濾波器5Q的輸出端。圖8是示出在圖2所示的根據本發明的第一實施例的半導體集成電路B2中的接收電路5B的第一高通濾波器51和第二高通濾波器5Q中的每一個的電路操作的波形圖。如圖8所示，NFC技術所使用的13. 56MHz的RF接收頻率輸入信號al的電壓振幅 Vin從大約零狀態變成大振幅，使得大的輸出電壓波動由於瞬態響應而出現於第一高通濾波器51和第二高通濾波器5Q各自的輸出電壓Vout中。這意味著，當第一高通濾波器51 和第二高通濾波器5Q各自由電容器C、電阻器R和運算放大器構成時，較大的輸出電壓波動由於運算放大器的電壓放大功能而出現於第一高通濾波器51和第二高通濾波器5Q的輸出中。此外，在第一高通濾波器51和第二高通濾波器5Q的輸出中的較大的輸出電壓波動由第一基帶放大器61和第二基帶放大器6Q放大至大得多的輸出電壓波動。當該大的輸出電壓波動通過選擇開關71來供應給A/D轉換器72的模擬輸入端時，有可能與大的輸出電壓波動對應的模擬輸入電壓將超過A/D轉換器72的模擬輸入動態範圍。當模擬輸入電壓超過A/D轉換器72的模擬輸入動態範圍時，與具有大振幅期的模擬輸入電壓精確地成比例的數字輸出信號沒有由A/D轉換器72的輸出端生成。因此，在非接觸式IC卡與讀寫器件之間不可能執行精確的數據通信。另一方面，當A/D轉換器72的模擬輸入動態範圍為了解除此類問題而擴展至極大的範圍時，A/D轉換器72的輸入在使NFC技術所使用的13. 56MHz的RF接收頻率輸入信號 (由圖2的天線ANT所接收)的電壓幅值Vin變為小振幅的情況下缺少靈敏度。由於該原因，在非接觸式IC卡與讀寫器件之間的精確的數據通信在沒有不是由A/D轉換器72的輸出端生成的精確的數字輸出信號的情況下變得不可能。因而，在圖2所示的根據本發明的第一實施例的半導體集成電路B2的接收電路B5 中，非線性A/D轉換器被用於A/D轉換器72，尤其是用於解決相互矛盾的問題。
圖9是示出在圖2所示的根據本發明的第一實施例的半導體集成電路B2中的接收電路B5的A/D轉換器72內所使用的非線性A/D轉換器的輸入/輸出特性的圖形。在其中供應給A/D轉換器72的模擬輸入端的模擬輸入電壓近似存在於圖9所示的模擬輸入動態範圍的中心內的部分，為ー步改變數字輸出信號所需的模擬輸入電壓的變化被設置成小的。另ー方面，在其中模擬輸入電壓在於圖9的橫軸所看到的右側的模擬輸入動態範圍的最大值附近的部分，或者在其中模擬輸入電壓在於圖9的橫軸所看到的左側的模擬輸入動態範圍的最小值附近的部分，為ー步改變數字輸出信號所需的模擬輸入電壓的變化被設置成大的。因而，根據圖9所示的A/D轉換器72的模擬輸入電壓對數字輸出信號的非線性特性，A/D轉換器72以高輸入靈敏度來操作，其中模擬輸入電壓的振幅變小並且該模擬輸入電壓在模擬輸入動態範圍的中心附近變化。因此，即使模擬輸入電壓的振幅小，精確的數字輸出信號由A/D轉換器72所生成，從而使得在非接觸式IC卡與讀寫器件之間執行精確的數據通信成為可能。另ー方面，當模擬輸入電壓的幅值變大並且該模擬輸入電壓在模擬輸入動態範圍的最大值或最小值附近部分變化吋，A/D轉換器72以低輸入靈敏度來操作。結果，有可能解決模擬輸入電壓容易超出模擬輸入動態範圍的問題。即使模擬輸入電壓的振幅大，精確的數字輸出信號能夠由A/D轉換器72所生成。因而，允許在非接觸式IC卡與讀寫器件之間的精確數據通信。《閃速型非線性A/D轉換器》圖10是示出用於實現圖9所示的A/D轉換器的模擬輸入電壓對數字輸出信號的非線性特性的根據本發明的第一實施例的閃速型非線性A/D轉換器72的結構的圖形。如圖10所示，閃速型非線性A/D轉換器72包括電阻梯形単元、比較器單元722和編碼器723。電阻梯形単元721包括串聯耦接於參考電壓Vref與地電位之間的多個電阻器。比較器單元722包括各自具有非反轉輸入端、反轉輸入端和輸出端的多個比較器CP0、
CPUCP2.....CP9。模擬輸入電壓Vin被共同地供應給比較器單元722的比較器CP0、CP1、
CP2、· · ·、CP9的非反轉輸入端。比較器單元722的比較器CPO、CPU CP2、· · ·、CP9的反轉輸入端被供應以在電阻梯形単元721中的電阻器的連接節點處的多個比較參考電壓。在圖10所示的閃速型非線性A/D轉換器72，位於電阻梯形単元721的中心內的第五電阻器被分別設定為電阻R-AR,以造成近似在輸入動態範圍的中心內的高輸入靈敏度。 另ー方面，在電阻梯形単元721的上部的兩個電阻以及在電阻梯形単元721的下部的兩個電阻分別被設定為高電阻R，以造成低輸入靈敏度。與由比較器單元722的比較器CPO、CPl、CP2.....CP9的輸出所生成的對應於溫
度計碼的比較器輸出信號由編碼器723轉換成對應於ニ進位碼的A/D轉換數字輸出信號Dtl 到Dim，繼而被供應給數位訊號處理器(DSP) 8。數位訊號處理器(DSP) 8在ASK調製之前使用由A/D轉換器72所供應的數字輸出信號Dtl到Dim針對數字輸入信號對數字輸出信號的非線性特性執行數字校正過程，該非線性特性對應於與圖9所示的A/D轉換器72的模擬輸入電壓對數字輸出信號的非線性特性相反的特性。由數位訊號處理器(DSP)S執行數字校正過程允許補償圖9所示的A/D轉換器72的模擬輸入電壓對數字輸出信號的非線性特性。[第二實施例]
《逐次逼近型非線性A/D轉換器》圖11是示出用於實現A/D轉換器的模擬輸入電壓對數字輸出信號的非線性特性的根據本發明的第二實施例的逐次逼近型非線性A/D轉換器72的結構的圖形。如圖11所示，逐次逼近型非線性A/D轉換器72包括比較器724、連續轉換寄存器 725和本地D/A轉換器726。比較器7M執行在來自本地D/A轉換器726的供應給其非反轉輸入端的模擬輸入電壓Vin與供應給其反轉輸入端的反饋模擬輸出電壓之間的模擬電壓比較。連續轉換寄存器725在其內保存比較初始值，並且另一方面，根據預定的算法響應於比較器7M的電壓比較輸出信號的高電平和低電平之間的比較結果來更新保存值。此外，比較器7M的比較輸出信號由逐次逼近型非線性A/D轉換器72輸出為A/D轉換數字輸出信號Dtl到Dim，該A/D轉換數字輸出信號Dtl到Dim繼而被供應給本地D/A轉換器726的與它們對應的輸入端。因而，本地D/A轉換器726生成與保留於連續轉換寄存器726內的數字更新保存值對應的反饋模擬輸出電壓，並將該輸出電壓供應給比較器724的反轉輸出端。在相關領域的通用逐次逼近型A/D轉換器中，保存於連續轉換寄存器內的值根據稱為二分搜索的預定算法來更新，以執行逐次逼近型A/D轉換。也就是，連續轉換寄存器的比較初始值對應於近似在模擬輸入動態範圍的中心處的電壓電平。設定為中心處的電壓電平的反饋模擬輸出電壓與模擬輸入電壓由比較器來比較。當後者的電平高於前者時，所更新的保存值被更新以便與等於動態範圍的大約3/4的電壓電平相應。當後者的電平低於前者時，所更新的保存值被更新以便與等於動態範圍的大約1/4的電壓電平對應。電壓比較以及連續轉換寄存器的保存值的更新根據以上的二分搜索算法連續地執行，由此與模擬輸入電壓對應的最後更新的保存值被存儲於連續轉換寄存器中，並且A/D轉換的數字輸出信號由連續轉換寄存器的輸出生成。在圖11所示的根據本發明的第二實施例的逐次逼近型非線性A/D轉換器72中， 連續轉換寄存器的保存值被根據用於非線性二分搜索的算法來更新，從而實現圖9所示的 A/D轉換器的模擬輸入電壓對數字輸出信號的非線性特性。圖12是用於描述圖11所示的根據本發明的第二實施例的逐次逼近型非線性A/D 轉換器72的非線性二分搜索的算法的圖形，以及示出逐次逼近型非線性A/D轉換器72的輸入/輸出特性的圖形。如圖12所示，根據圖11所示的根據本發明的第二實施例的用於非線性二分搜索的算法，連續轉換寄存器725的比較初始值Pl被設定於與模擬輸入動態範圍的最大值 Max(A)的大約1/4對應的電壓電平附近，沒有被設定於與相關領域的通用模擬輸入動態範圍的大致中心對應的電壓電平。設定於與最大值的大約1/4對應的電壓電平附近的初始值反饋模擬輸出電壓(比較初始值Pl)與模擬輸入電壓Vin由比較器7M來比較。當後者的電平高於前者時，下一次更新的保存值P2被更新以便與等於動態範圍的大約2/3的電壓電平相應。當後者的電平低於前者時，下一次更新的保存值被更新以便與等於動態範圍的大約1/5的電壓電平對應。當所更新的保存值由於使用比較初始值Pl的第一電壓比較而被設定為下一次更新的保存值P2時，設定為等於動態範圍的大約2/3的電壓電平的反饋模擬輸出電壓(更新的保存值1^)與模擬輸入電壓Vin在第二電壓比較時由比較器724比較。當後者的電平高於前者吋，下一次更新的保存值P2被更新以便與近似在更新的保存值P2與對應於最大值 Max(A)的更新保存值P5之間的中點對應。當後者的電平低於前者吋，下一次更新的保存值被更新以便與近似在更新的保存值P2與對應於増益變化線CL的更新保存值P4之間的中點對應。當所更新的保存值由於使用比較初始值Pl的第一電壓比較而被設定為下一次更新的保存值P3吋，設定為等於動態範圍的大約1/5的電壓電平的反饋模擬輸出電壓(更新的保存值P3)與模擬輸入電壓Vin在第二電壓比較時由比較器724比較。當後者的電平低於前者吋，下一次更新的保存值被更新以便與近似在更新的保存值P3與對應於最小值 Min(A)的更新保存值P8之間的中點P7對應。當後者的電平高於前者吋，下一次更新的保存值被更新以便與近似在更新的保存值P3與比較初始值Pl之間的中點P6對應。也就是，圖11所示的根據本發明的第二實施例的逐次逼近型非線性A/D轉換器72 響應於由比較器724的輸出連續生成的電壓比較結果而生成根據圖12所示的非線性輸入
/輸出特性所設置的更新保存值P2、P3.....P8。也就是，連續轉換存儲器725在其內包括
狀態機，該狀態機響應於由比較器724的輸出連續生成的電壓比較結果，並且響應於連續生成的電壓比較結果而生成根據圖12所示的非線性輸入/輸出特性所設置的更新保存值 P2、P3、…、P80由連續比較轉換器725所生成的A/D轉換的數字輸出信號Dtl到D1^1被供應給數位訊號處理器(DSP) 8。數位訊號處理器(DSP) 8在ASK調製之前使用由A/D轉換器72所供應的數字輸出信號Dtl到Dim針對數字輸入信號對數字輸出信號的非線性特性執行數字校正過程，該非線性特性對應於與圖12所示的A/D轉換器72的模擬輸入電壓對數字輸出信號的非線性特性相反的特性。由數位訊號處理器(DSP)S執行數字校正過程允許補償圖12所示的A/D轉換器72的模擬輸入電壓對數字輸出信號的非線性特性。[第三實施例]《流水線型非線性A/D轉換器》圖13是示出用於實現A/D轉換器的模擬輸入電壓對數字輸出信號的非線性特性的根據本發明的第三實施例的流水線型非線性A/D轉換器72的結構的圖形。如圖13所示，流水線型非線性A/D轉換器72包括流水線處理級單元727和延遲
處理/數字校正単元728。流水線處理級單元727包括多個流水線級PSO、PSU PS2.....
PSN-I。流水線級PS0、PS1、PS2.....PSN-I各自包括(作為基本元件)採樣與保持電路10、
子A/D轉換器11、子0ハ轉換器12、減法器13和放大器14。此外，電壓電平校正電路15被添加給第一級流水線級PS0。而且，參考電壓開關電路16被添加給第二級流水線級PSl到最後級流水線級PSN-I中的每ー個。第一級流水線級PSO的採樣與保持電路10的輸入端被供應以在流水線型非線性 A/D轉換器72的模擬輸入端的模擬輸入電壓Vin。採樣與保持電路10的輸出端耦接至子 A/D轉換器11的輸入端和減法器13的一個輸入端。第一級流水線級PSO的電壓電平校正電路15的輸入端被供應以用於A/D轉換操作的參考電壓Vref。從參考電壓Vref減少了預定電壓的校正參考電壓由電壓電平校正電路15的輸出端所生成，並且被供應給A/D轉換器 11的輸入端。來自第一級流水線級PSO的子A/D轉換器的最高有效位(MSB)的數字輸出信號dQ被供應給延遲處理/數字校正單元728的第一輸入端以及子D/A轉換器12的輸入端。此外，最高有效位(MSB)的數字輸出信號Cltl被供應給包含於從第二級流水線級PSl到最後一級的流水線級PSN-I的多個級內的參考電壓開關電路16，以及包含於從第二級流水線級 PSl到最後一級的流水線級PSN-I的多個級內的放大器14。此外，第一級流水線級PSO的子A/D轉換器12生成與最高有效位的數字輸出信號 Cltl對應的子D/A模擬電壓信號並且將該信號供應給減法器13的其它輸入端。結果，減法器 13生成了模擬輸入電壓Vin與自D/A模擬電壓信號之間的電壓差的量化誤差並且將它供應給放大器14的輸入端。當由第一級流水線級PSO的子A/D轉換器11所生成的最高有效位的數字輸出信號Cltl為低電平「0」時，放大器14的放大因子或增益由低電平的數字輸出信號Cltl設定為2， 並且在加側的參考電壓+Vref由放大器14來選擇。因而，以關係Vout = 2Vin+Vref表示的殘差信號由放大器14的輸出生成並且被供應給第二級流水線級PSl的輸入端。因而，當最高有效位的數字輸出信號Cltl為低電平「0」時，包含於從第二級流水線級PSl到最後一級的流水線級PSN-I的多個級內的參考電壓開關電路16和放大器14分別設定於參考電壓Vref 的選擇狀態以及其中放大因子為2的放大狀態。結果，假定由前一級流水線級所供應的殘差信號在從第二級流水線級PSl到最後一級的流水線級PSN-I的每個流水線級中是Vin』， 則以關係Vout = 2Vin』 +Vref表示的殘差信號被生成並被供應給下一級流水線級的輸入端。當由第一級流水線級PSO的子A/D轉換器11所生成的最高有效位的數字輸出信號Cltl為高電平「 1」時，放大器14的放大因子由低電平的數字輸出信號Cltl設定為1，並且在減側的參考電壓-Vref由放大器14來選擇。因而，以關係Vout = Vin-Vref/2表示的殘差信號由放大器14的輸出生成並且被供應給第二級流水線級PSl的輸入端。因而，當最高有效位的數字輸出信號Cltl為高電平「1」時，包含於從第二級流水線級PSl到最後一級的流水線級PSN-I的多個級內的參考電壓開關電路16和放大器14分別設定於一半參考電壓Vref/2 的選擇狀態以及其中放大因子為1的放大狀態。因而，假定由前一級流水線級所供應的殘差信號在從第二級流水線級PSl到最後一級的流水線級PSN-I的每個流水線級中是Vin』， 則以關係Vout = Vin' -Vref/2表示的殘差信號被生成並被供應給下一級流水線級的輸入端。圖14是示出圖13所示的根據本發明的第三實施例的流水線型非線性A/D轉換器 72的A/D轉換操作和輸入/輸出特性的圖形。圖14所示的增益變化線CL的模擬輸入電壓對應於由第一級流水線級PSO的電壓電平校正電路15的輸出端所生成的校正參考電壓。該校正參考電壓是由電壓電平校正電路15從參考電壓Vref中減去預定電壓的一個電壓。結果，第一級流水線級PSO的子A/D轉換器11將電平小於參考電壓Vref的校正參考電壓(CL)與在流水線型非線性A/D轉換器 72的模擬輸入端的模擬輸入電壓Vin進行比較，並且輸出比較結果作為最高有效位(MSB) 的數字輸出信號屯。當模擬輸入電壓Vin的電平低於校正參考電壓(CL)時，為低電平「O」的最高有效位(MSB)的數字輸出信號Cltl由第一級流水線級PSO的子A/D轉換器11所生成。因而，第一級流水線級PSO生成以關係Vout = 2Vin+Vref表示的殘差信號，而從第二級流水線級PSl到最後ー級的流水線級PSN-I的每個流水線級生成以關係Vout = 2Vin』 +Vref表示的殘差信號。因而，在這種情況下，圖13所示的根據本發明的第三實施例的流水線型非線性A/ D轉換器72在圖14所示的増益變化線CL的操作點Pl處以及在位於其左側的操作點P4到 P8處操作。結果，當模擬輸入電壓Vin的振幅變小並且該模擬輸入電壓Vin以這種方式在遠離模擬輸入動態範圍的最大值Max (A)的部分變化吋，A/D轉換器72以高輸入靈敏度來操作，使得即使模擬輸入電壓的振幅小，精確的數字輸出信號由A/D轉換器72來生成，從而允許在非接觸式IC卡與讀寫器件之間的精確數據通信。另ー方面，當模擬輸入電壓Vin的電平高於校正參考電壓(CL)吋，為高電平「 1」 的最高有效位(MSB)的數字輸出信號Cltl由第一級流水線級PSO的子A/D轉換器11所生成。 因而，第一級流水線級PSO生成以關係Vout = Vin-Vref/2表示的殘差信號，而從第二級流水線級PSl到最後ー級的流水線級PSN-I的每個流水線級生成以關係Vout = Vin'-Vref/2 表示的殘差信號。因而，在這種情況下，圖13所示的根據本發明的第三實施例的流水線型非線性A/D轉換器72在圖14所示的増益變化線CL的操作點Pl處以及在位於其右側的操作點P2和P3處操作。結果，當模擬輸入電壓Vin的振幅變大並且該模擬輸入電壓Vin在達到模擬輸入動態範圍的最大值Max(A)的直接前部分變化吋，A/D轉換器72以低輸入靈敏度來操作。由於該原因，有可能解決模擬輸入電壓容易超出模擬輸入動態範圍的問題。即使模擬輸入電壓的振幅大，精確的數字輸出信號由A/D轉換器72來生成。因而，有可能在非接觸式IC卡與讀寫器件之間執行精確的數據通信。延遲處理/數字校正単元7 補償在由設置於流水線處理級單元727內的第一級
流水線級PSO到最後ー級的流水線級PSN-I所生成的多個數字輸出信號C^dpd2.....(V1
中的延遲時間之間的差異。據此，延遲處理/數字校正単元7 輸出其生成時序被安排的 A/D轉換的數字輸出信號Dtl到Dim，並且將它們供應給對應的數位訊號處理器(DSP) 8。數位訊號處理器(DSP) 8在ASK調製之前使用由流水線型非線性A/D轉換器72的延遲處理/數字校正単元7 所供應的數字輸出信號Dtl到Dim針對數字輸入信號對數字輸出信號的非線性特性執行數字校正過程，該非線性特性對應於與圖14所示的A/D轉換器 72的模擬輸入電壓對數字輸出信號的非線性特性相反的特性。結果，有可能通過由數位訊號處理器(DSP)S執行數字校正過程來補償圖14所示的A/D轉換器72的模擬輸入電壓對數字輸出信號的非線性特性。作為另ー種實施例，針對與圖14所示的A/D轉換器72的模擬輸入電壓對數字輸出信號的非線性特性相反的數字輸入信號對數字輸出信號的非線性特性的數字校正過程可以由流水線型非線性A/D轉換器72的延遲處理/數字校正単元7 來執行，不由數位訊號處理器8執行。雖然以上由本發明人所給出的發明已經根據各種實施例具體描述，但是本發明並不限於它們。不用說，在不脫離本發明的主旨的範圍內能夠對各種實施例進行各種改變。例如，圖2所示的根據本發明的第一實施例的半導體集成電路B2的接收電路B5 並不限制於使用NFC技術所使用的13. 56MHz的RF頻率信號的非接觸式IC卡，而是還可以被用作接收電路，例如，電池供電的個人數字助理或個人數據助理(PDA)、行動電話、無線 LAN(區域網)等。
權利要求
1.一種半導體集成電路，包括 接收混頻器；以及生成被供應給所述接收混頻器的本地信號的信號發生器，其中所述接收混頻器被供應以RF接收信號和所述本地信號，從而生成接收混頻器輸出信號，其中所述信號發生器包括多級延遲電路、相位檢測單元和時鐘發生單元， 其中所述多級延遲電路響應於在所述RF接收信號中所包含的載波信號而生成包括相位時序彼此相差預定的延遲時間的多個時鐘脈衝信號的脈衝序列，其中所述相位檢測單元檢測產生於由所述多級延遲電路所生成的所述脈衝序列中的特定時鐘脈衝信號的電壓電平與先於所述特定時鐘脈衝信號而產生的預定數量的時鐘脈衝信號的電壓電平之間的差異，從而檢測出所述特定時鐘脈衝信號是否具有規定的相位並生成檢測輸出信號，其中所述時鐘發生單元包括選擇器和第一信號合成邏輯電路， 其中所述選擇器響應於由所述相位檢測單元生成的所述檢測輸出信號而從由所述多級延遲電路生成的所述時鐘脈衝信號中輸出分別具有多個預先選定的相位的多個選擇時鐘脈衝信號，並且其中所述第一信號合成邏輯電路對由所述選擇器輸出的所述選擇時鐘脈衝信號執行邏輯運算，從而生成被供應給所述接收混頻器的所述本地信號。
2.根據權利要求1所述的半導體集成電路，其中所述多級延遲電路包括串聯耦接的多個延遲電路， 其中所述相位檢測單元包括多個觸發器和相位檢測器，其中所述多級電路的所述延遲電路生成所述脈衝序列的所述時鐘脈衝信號並將其供應給所述選擇器以及所述相位檢測單元的所述觸發器，並且其中所述相位檢測器被供應以所述觸發器的多個輸出信號，從而生成所述檢測輸出信號並且將其供應給所述選擇器。
3.根據權利要求2所述的半導體集成電路，其中首先產生於由所述多級延遲電路生成的所述脈衝序列中的起始時鐘脈衝信號被公共地供應給所述觸發器的多個觸發輸入端。
4.根據權利要求1所述的半導體集成電路，其中所述接收混頻器包括第一接收混頻器和第二接收混頻器， 其中所述相位檢測單元檢測出所述特定時鐘脈衝信號是否具有大約為180°的所述規定相位並且生成所述檢測輸出信號，其中所述選擇器響應於由所述相位檢測單元生成的所述檢測輸出信號而從所述時鐘脈衝信號中輸出具有大約0°的相位的第一選擇時鐘脈衝信號、具有大約45°的相位的第二選擇時鐘脈衝信號、具有大約90°的相位的第三選擇時鐘脈衝信號以及具有大約135° 的相位的第四選擇時鐘脈衝信號，其中所述第一信號合成邏輯電路的第一邏輯電路對所述第一選擇時鐘脈衝信號和所述第三選擇時鐘脈衝信號執行第一邏輯運算，從而生成被供應給所述第一接收混頻器的第一 RF本地信號，並且其中所述第一信號合成邏輯電路的第二邏輯電路對所述第二選擇時鐘脈衝信號和所述第四選擇時鐘脈衝信號執行第二邏輯運算，從而生成被供應給所述第二接收混頻器的第 ニ RF本地信號。
5.根據權利要求4所述的半導體集成電路，其中所述時鐘發生單元還包括響應於所述第一 RF本地信號和所述第二 RF本地信號而生成第一非反轉數字時鐘信號、第一反轉數字時鐘信號、第二非反轉數字時鐘信號和第 ニ反轉數字時鐘信號的第二信號合成邏輯電路，其中所述第一接收混頻器包括響應於所述第一 RF本地信號、所述第一非反轉數字時鐘信號和所述第一反轉數字時鐘信號而操作的第一直接採樣混頻器，並且其中所述第二接收混頻器包括響應於所述第二 RF本地信號、所述第二非反轉數字時鐘信號和所述第二反轉數字時鐘信號而操作的第二直接採樣混頻器。
6.根據權利要求5所述的半導體集成電路，還包括載波檢測器、第一復位開關電晶體和第二復位開關電晶體，其中所述第一復位開關電晶體被耦接於所述第一直接採樣混頻器的輸出端與地電位之間，其中所述第二復位開關電晶體被耦接於所述第二直接採樣混頻器的輸出端與所述地電位之間，其中所述載波檢測器檢測包含於所述RF接收信號中的所述載波信號的振幅電平，並且其中當所述載波信號的所述振幅電平被降低至規定的振幅電平或更小時，所述載波檢測器控制所述第一復位開關電晶體和所述第二復位開關電晶體從非導通狀態變為導通狀態。
7.根據權利要求6所述的半導體集成電路，還包括與所述第一直接採樣混頻器的輸入端和所述第二直接採樣混頻器的輸入端耦接的低噪聲放大器，其中所述低噪聲放大器包括將所述RF接收信號的電壓轉換成電流的低噪聲跨導放大器，其中所述低噪聲跨導放大器、所述第一直接採樣混頻器和所述第二直接採樣混頻器配置直接變頻接收器，並且其中第一接收基帶信號由所述第一直接採樣混頻器生成，並且第二接收基帶信號由所述第二直接採樣混頻器生成。
8.根據權利要求7所述的半導體集成電路，其中所述低噪聲跨導放大器能夠基於近場通信技術來放大所述RF接收信號。
9.根據權利要求8所述的半導體集成電路，還包括第一高通濾波器、第二高通濾波器、 第一基帶放大器、第二基帶放大器和A/D轉換單元，其中所述第一高通濾波器的輸入端和所述第二高通濾波器的輸入端分別耦接至所述第一直接採樣混頻器的所述輸出端和所述第二直接採樣混頻器的所述輸出端，其中所述第一基帶放大器的輸入端和所述第二基帶放大器的輸入端分別耦接至所述第一高通濾波器的輸出端和所述第二高通濾波器的輸出端，其中所述A/D轉換單元的輸入端耦接至所述第一基帶放大器的輸出端和所述第二基帶放大器的輸出端，其中所述A/D轉換單元包括具有非線性輸入/輸出特性的非線性型A/D轉換器以適應基於所述近場通信技術的所述RF接收信號的小振幅到其大振幅的振幅波動所致的、由所述第一高通濾波器的所述輸出端和所述第二高通濾波器的所述輸出端的瞬態響應導致的電壓波動。
10.根據權利要求9所述的半導體集成電路，其中所述非線性A/D轉換器包括快閃型非線性A/D轉換器、逐次逼近型非線性A/D轉換器和流水線型非線性A/D轉換器中的任一種。
11.一種半導體集成電路的操作方法，所述半導體集成電路包括接收混頻器以及生成被供應給所述接收混頻器的本地信號的信號發生器，所述方法包括以下步驟使所述接收混頻器被供應以RF接收信號和所述本地信號，從而生成接收混頻器輸出信號；使所述信號發生器包括多級延遲電路、相位檢測單元和時鐘發生單元； 使所述多級延遲電路響應於在所述RF接收信號中所包含的載波信號而生成包括相位時序彼此相差預定的延遲時間的多個時鐘脈衝信號的脈衝序列；使所述相位檢測單元檢測在產生於由所述多級延遲電路所生成的所述脈衝序列中的特定時鐘脈衝信號的電壓電平與先於所述特定時鐘脈衝信號而產生的預定數量的時鐘脈衝信號的電壓電平之間的差異，從而檢測出所述特定時鐘脈衝信號是否具有規定的相位並生成檢測輸出信號；使所述時鐘發生單元包括選擇器和第一信號合成邏輯電路；使所述選擇器響應於由所述相位檢測單元生成的所述檢測輸出信號而從由所述多級延遲電路生成的所述時鐘脈衝信號中輸出分別具有多個預先選定的相位的多個選擇時鐘脈衝信號；以及使所述第一信號合成邏輯電路對由所述選擇器輸出的所述選擇時鐘脈衝信號執行邏輯運算，從而生成被供應給所述接收混頻器的所述本地信號。
12.根據權利要求11所述的操作方法，包括以下步驟 使所述多級延遲電路包括串聯耦接的多個延遲電路； 使所述相位檢測單元包括多個觸發器和相位檢測器；使所述多級電路的所述延遲電路生成所述脈衝序列的所述時鐘脈衝信號並將其供應給所述選擇器以及所述相位檢測單元的所述觸發器；以及使所述相位檢測器被供應以所述觸發器的多個輸出信號，從而生成所述檢測輸出信號並將其供應給所述選擇器。
13.根據權利要求12所述的操作方法，包括使首先產生於由所述多級延遲電路生成的所述脈衝序列中的起始時鐘脈衝信號被公共地供應給所述觸發器的多個觸發輸入端的步馬聚ο
14.根據權利要求10所述的操作方法，包括以下步驟 使所述接收混頻器包括第一接收混頻器和第二接收混頻器；使所述相位檢測單元檢測出所述特定時鐘脈衝信號是否具有大約為180°的所述規定相位並生成所述檢測輸出信號；使所述選擇器響應於由所述相位檢測單元生成的所述檢測輸出信號而從所述時鐘脈衝信號中輸出具有大約0°的相位的第一選擇時鐘脈衝信號、具有大約45°的相位的第二選擇時鐘脈衝信號、具有大約90°的相位的第三選擇時鐘脈衝信號以及具有大約135°的相位的第四選擇時鐘脈衝信號；使所述第一信號合成邏輯電路的第一時鐘電路對所述第一選擇時鐘脈衝信號和所述第三選擇時鐘脈衝信號執行第一邏輯運算，從而生成被供應給所述第一接收混頻器的第一 RF本地信號；以及使所述第一信號合成邏輯電路的第二時鐘電路對所述第二選擇時鐘脈衝信號和所述第四選擇時鐘脈衝信號執行第二邏輯運算，從而生成被供應給所述第二接收混頻器的第二 RF本地信號。
15.根據權利要求14所述的操作方法，包括以下步驟使所述時鐘發生單元還包括響應於所述第一 RF本地信號和所述第二 RF本地信號而生成第一非反轉數字時鐘信號、第一反轉數字時鐘信號、第二非反轉數字時鐘信號和第二反轉數字時鐘信號的第二信號合成邏輯電路；使所述第一接收混頻器包括響應於所述第一 RF本地信號、所述第一非反轉數字時鐘信號和所述第一反轉數字時鐘信號而操作的第一直接採樣混頻器；以及使所述第二接收混頻器包括響應於所述第二 RF本地信號、所述第二非反轉數字時鐘信號和所述第二反轉數字時鐘信號而操作的第二直接採樣混頻器。
16.根據權利要求15所述的操作方法，包括以下步驟使所述半導體集成電路還包括載波檢測器、第一復位開關電晶體和第二復位開關電晶體；使所述第一復位開關電晶體被耦接於所述第一直接採樣混頻器的輸出端與地電位之間；使所述第二復位開關電晶體被耦接於所述第二直接採樣混頻器的輸出端與所述地電位之間；使所述載波檢測器檢測包含於所述RF接收信號中的所述載波信號的振幅電平；以及當所述載波信號的所述振幅電平被降低至規定的振幅電平或更小吋，使所述載波檢測器控制所述第一復位開關電晶體和所述第二復位開關電晶體從非導通狀態變為導通狀態。
17.根據權利要求16所述的操作方法，包括以下步驟使所述半導體集成電路還包括與所述第一直接採樣混頻器的輸入端和所述第二直接採樣混頻器的輸入端耦接的低噪聲放大器；使所述低噪聲放大器包括將所述RF接收信號的電壓轉換成電流的低噪聲跨導放大器；使所述低噪聲跨導放大器、所述第一直接採樣混頻器和所述第二直接採樣混頻器配置直接變頻接收器；以及使所述第一直接採樣混頻器生成第一接收基帶信號；以及使所述第二直接採樣混頻器生成第二接收基帶信號。
18.根據權利要求17所述的操作方法，包括允許所述低噪聲跨導放大器基於近場通信技術來放大所述RF接收信號的步驟。
19.根據權利要求18所述的操作方法，包括以下步驟使所述半導體集成電路還包括第一高通濾波器、第二高通濾波器、第一基帶放大器、第二基帶放大器和A/D轉換單元；將所述第一高通濾波器的輸入端和所述第二高通濾波器的輸入端分別耦接至所述第一直接採樣混頻器的所述輸出端和所述第二直接採樣混頻器的所述輸出端；將所述第一基帶放大器的輸入端和所述第二基帶放大器的輸入端分別耦接至所述第一高通濾波器的輸出端和所述第二高通濾波器的輸出端；將所述A/D轉換單元的輸入端耦接至所述第一基帶放大器的輸出端和所述第二基帶放大器的輸出端；以及使所述A/D轉換單元包括具有非線性輸入/輸出特性的非線性型A/D轉換器以適應基於所述近場通信技術的所述RF接收信號的小振幅到其大振幅的振幅波動所致的、由所述第一高通濾波器的所述輸出端和所述第二高通濾波器的所述輸出端的瞬態響應導致的電壓波動。
20.根據權利要求18所述的操作方法，包括使所述非線性A/D轉換器包括快閃型非線性A/D轉換器、逐次逼近型非線性A/D轉換器和流水線型非線性A/D轉換器中的任一種的步驟。
全文摘要
本發明涉及一種半導體集成電路及其操作方法，該集成電路裝配有接收混頻器和信號發生器。多級延遲電路響應於接收載波信號而生成多個時鐘脈衝。相位檢測單元檢測在特定時鐘脈衝的電壓電平與先於特定時鐘脈衝而生成的預定數量的時鐘脈衝的電壓電平之間的差異，從而檢測出特定時鐘脈衝的預定相位。時鐘發生單元的選擇器從時鐘脈衝信號中輸出分別具有多種相位的多個選擇時鐘脈衝信號。第一時鐘合成邏輯單路對選擇時鐘脈衝執行邏輯運算，從而生成被供應給接收混頻器的本地信號。
文檔編號H04B1/16GK102571119SQ20111036132
公開日2012年7月11日 申請日期2011年11月15日 優先權日2010年11月15日
發明者元澤篤史, 塚本隆幸, 奧田裕一, 松浦達治 申請人:瑞薩電子株式會社