低噪聲運算放大器的製作方法
2023-11-10 23:56:17 1
專利名稱：低噪聲運算放大器的製作方法
技術領域：
本發明涉及放大器，其使用基於金屬氧化物半導體的集成電路。本發明具體但不排他地涉及音頻應用混合信號晶片。
背景技術：
由於對便攜裝置，如MP3播放器、行動電話和個人數字助理的小型化的日益增長的需要，已變得愈加重要的是在相同的晶片或集成電路—所謂的混合信號晶片上實施數字處理功能和相關模擬的，特別是音頻的處理功能兩者。為此，基於金屬氧化物半導體(MOS)的器件上的模擬功能的實施已變得愈加重要。
然而針對該技術的主要問題是數字和模擬電路需要源自相同半導體技術的不同特性。當使用在給定製造技術中可用的最短通道來實施時，數字電路最快並且消耗最小的功率和晶片面積。然而，這限制了可被施加給該數字電路而不導致所使用的小器件的擊穿(break down)或過早用壞的電源電壓。例如，目前成熟過程上的數字電路可使用具有0.35um漏-源間距和70nm柵氧化物厚度的結構。然而，大多數模擬電路必須按照傳統標準來工作以例如提供用於消費者標準音頻線輸出的2V rms信號，或者可能是用於專業應用的5V rms。這些大信號擺動處的工作有可能在將來的某個時間繼續是有必要的，以維持信號通路中的運算放大器和電阻器的信號功率與熱噪聲功率之比對信號振幅的減半將需要噪聲功率被除以四，將所需電路阻抗減小到四分之一，並且增加放大器所需要的功率，而不管降低的電源電壓。而且，減小信號電平將增加耦合到電路中的額外噪聲和幹擾的相對重要性。這有可能需要高達18V的線對線電源(rail to rail supply)。器件中的大電場導致擊穿或長期可靠性問題，如閾電壓和跨導的熱載流子引起的降級，為避免該大電場，這需要較大的器件結構，典型地具有3um的最小漏源間距和350nm的氧化物層厚度。
許多廣泛可用的半導體製造技術現今提供了在附加照相掩模和處理步驟的基礎上選擇用於每個集成電路的所選電晶體的薄或厚柵氧化物厚度的可能性。例如，一種技術允許70nm柵氧化物用於芯邏輯電晶體的3.3V額定(最大3.6V)工作，但允許120nm器件用於5V額定(最大5.5V)數字輸入和輸出器件。這樣的技術已被用於混合信號電路，在其中邏輯工作在3.3V並且所有模擬電路工作在5V。諸如LCD顯示驅動器的類似電路使用3.3V控制邏輯和18V額定(最大19.8V)(350nm柵氧化物)輸出級。允許邏輯使用較小器件在較低電壓下工作使這些器件的晶片面積更小，並因此使成本較小，並且減小了數字電路所消耗的功率。
高性能音頻運算放大器亦需要高開環帶寬，從而使其開環傳遞特性中所固有的失真可通過放大器周圍的負反饋在音頻帶上被抑制，以在即使當該反饋相對輕時提供信號通路中的增益。即使在比近似20kHz的人聽力極限高很多的頻率處，對失真的抑制亦是重要的。這是因為在這些較高頻率處，例如高達100kHz處的失真在可聽範圍(20Hz-20kHz)內起作用。而且，來自德耳塔-西格馬數字到模擬轉換器的音頻信號具有高出音頻帶很多的量化噪聲分量，其可相互調製以產生音頻帶分量，除非放大器保留對這些高頻分量的線性閉環響應。寬閉環帶寬對於避免音頻譜上的相對相位延遲亦是必要的。
MOS技術中的主要噪聲源之一是閃變噪聲。由於矽和矽氧化物層之間的界面中或界面附近的雜質或矽晶體結構不可避免的缺陷，MOS器件諸如電晶體包含陷阱。MOS器件中的電流典型地基本上沿該界面行進，並且所述陷阱隨時間隨機充電和放電。這導致氧化物界面處的電荷密度的噪聲分量，其具有近似1/f的功率譜，即具有較低頻率處的較高譜密度。
對於電路分析，該電荷變化ΔQ可被當作對柵電壓ΔVG的等效調製，其中ΔVG＝ΔQ/Cox，Cox是在柵氧化物上的從柵到溝道的電容。Cox與柵氧化物厚度成反比，因此對於相同的電荷變化，等效柵電壓噪聲與柵氧化物厚度成比例。在實際中，發現情況是這樣，即具有不同柵氧化物厚度的類似過程給出隨柵氧化物厚度增加的柵閃變噪聲電壓。
亦發現閃變噪聲電壓與MOS電晶體的面積的平方根成反比。因此減小該噪聲的一種途徑是增加表面面積，即電晶體的寬度和長度。然而將閃變噪聲改進比方說6dB將需要四倍的電晶體面積對閃變噪聲的明顯的進一步改進導致在額外寄生電容和所消耗的晶片面積上並因此在製造成本上不實用的大器件。
給定電晶體的閃變噪聲對放大器的涉及輸入的噪聲電壓的貢獻亦可通過改變來自涉及該輸入的電晶體的增益、通過改變其縱橫比或改變其偏置電流來減小。但這使設計偏離否則將被認為在面積、功率和性能的所需組合方面最優的情況，並且在實際中，再次僅有無需不適當地折中其它設計目的可實際上實現的小改進。
而且，斬波器(chopper)穩定化技術可被結合以將閃變噪聲移離至較高頻，在這裡噪聲可被忽略或濾出。然而這由於通常需要添加多個開關以及時鐘產生和分配電路，增加了電路的複雜度，並且趨向於給出斬波頻率及其諧波處的偽輸出信號。
因此一般而言，對於給定的電路拓撲、電路規格和製造技術，存在對可實現的閃變噪聲的實用且經濟的下限。
高性能音頻放大器應用中的一般公知電路是差動摺疊cascode(共源共柵)運算放大器電路(differential folded cascode op amp circuit)，其示意圖在圖1a中示出。該電路提供了低失真、高增益和寬帶寬，其對於高保真聲音再現是理想的。這種電路的工作對本領域的技術人員來說是眾所周知的，然而cascode設置基本上利用了增益電晶體(MP1或MP2)以及cascode電晶體(MNC1或MNC2)，其有效地減小其關聯增益電晶體(MP1或MP2)上的電壓的變化以使其以線性方式放大其輸入電壓的變化；由此減小失真。該拓撲亦提供了到輸出Iout的高電壓增益和該節點處的寬電壓順應性，以便於直接驅動輸出或用作另外的運算放大器增益級的輸入。
圖1a示出差動摺疊cascode放大器結構，其使用了兩個cascode電晶體(MNC1、MNC2)和恆流偏置器件MNM1、MNM2。由於偏置器件MNM2通過恆流，來自輸入器件MP2的所有信號電流都通過cascode器件MNC2到達輸出Iout。類似地，來自MP1的信號電流通過cascode器件MNC1而不是偏置器件MNM1，然後由鏡器件MPB1、MPB2鏡像到輸出Iout。cascode器件MPC1和MPC2與MPB1、MPB2的漏串聯而插入以改進該電流鏡的輸出阻抗和精度。適當的偏置電壓VCP1、VCN1、VBN1是使用標準技術由其它電路得到的。
圖1b的摺疊cascode結構是該差動摺疊cascode放大器的變化。在此情況下，先前的偏置器件MNM1、MNM2被再連接為鏡器件，其中MNM1是漏-柵連接的，並且cascode器件MNC1也是漏-柵連接的，而先前的鏡器件MPB1和MPB2現在工作為被供應了適當偏置電壓VBP1的恆定偏置電流源。跟以前一樣，來自MP2的信號電流通過cascode器件MNC2流到輸出。然而，來自MP1的信號電流可不再流經cascode器件MNC1，這是因為現在其被迫使在由MPB1供應的恆流處工作，因此該信號電流現在流經鏡器件MNM1，在這裡它被MNM2鏡像並因此通過MNC2流到輸出。
儘管在這些結構中，cascode電晶體MNC1、MNC2、MPC1和MPC2的閃變噪聲貢獻是小的，但在對圖1a或1b的電路的實際實施中，發現由MNM1和MNM2貢獻的閃變噪聲是具有由輸入器件MP1和MP2以及MPB1和MPB2貢獻的其它閃變噪聲的音頻頻率噪聲的佔優分量之一。對於其中用適當厚度的柵氧化物(比方說350nm)MOS器件來實施放大器的高電壓(比方說18V)電路尤其是這樣。如以上所討論的，設計者迅速達到用於這種閃變噪聲的實際下限。然而存在對具有越來越好的信噪比，即具有較低噪聲和較高信號擺動的越來越低噪聲的音頻電路的日益增長的需要。
發明內容
一般而言，本發明提供了一種模擬電路裝置，其使用基於MOS的技術，通過減小所選電晶體器件的氧化物厚度來減小閃變噪聲，所述器件與在相同電路中需要以較大工作電壓工作的那些器件相比具有低工作電壓。較低電壓的電晶體典型地被用於偏置、恆流源和電流鏡，而較大電壓的電晶體被暴露於用於高保真音頻工作的必要的大信號擺動。經減小的氧化物厚度從這些低電壓電晶體減小了對電路的閃變噪聲貢獻，並因此減小了電路的總閃變噪聲。cascode電晶體仍將需要較厚的氧化物層以處理較高電壓電平，而其它電路電晶體可通過將電路設置成使它們僅被需要用於處理相對低的工作電壓而以較薄的氧化物層來實施。
有利地，這種雙電晶體氧化物厚度設置可被用在摺疊cascode運算放大器電路中，在其中處理較大電壓所需的電晶體是cascode電晶體，其由於cascode電路的特性而具有與其它電路配置中的電晶體相比大大減小的閃變噪聲貢獻。這樣，許多非cascode電路電晶體可具有較薄的氧化物層以進一步使其對運算放大器電路的閃變噪聲的貢獻最小。
這種設置進一步的優點是總晶片尺寸可由於用較薄氧化物電晶體來代替較厚氧化物層電晶體而減小。對於給定寬度和長度以及工作電流和電壓，較薄的柵氧化物電晶體將具有高跨導和較高輸出阻抗相反，對於對跨導或輸出阻抗的給定要求，寬度和長度可被縮放，從而給出電晶體所佔用的較小晶片面積。當然，這種縮放亦將減小閃變噪聲的改進，但這是可用於設計者的權衡。
當被用在混合信號混合電壓集成電路中時，在數字電路使用薄氧化物電晶體而模擬電路使用厚氧化物電晶體的情況下，在模擬電路的所選位置中在使用如在數字電路中使用的相同結構的薄氧化物電晶體中沒有增加的成本，不管加工或實際製造成本。
使用薄氧化物電晶體的缺點是當它們被暴露於靜電放電(ESD)或其它高電壓「衝擊」時較易於損壞。因此，一個實施例提供了電壓脈衝保護裝置，其被設置成在存在快速上升的電壓波形(例如ESD)的情況下維持薄氧化物電晶體的工作電壓，或者至少減輕其對薄氧化物電晶體器件的影響。
所述電壓脈衝保護裝置優選為在薄氧化物電晶體器件上耦合的分立器件。單個分立器件可被用於許多薄氧化物電晶體器件，儘管亦可使用包括用於每個薄氧化物電晶體器件的分立保護器件的其他設置。優選地，該器件或每個分立器件是電容器。
優選地，薄和厚氧化物電晶體器件被設置到cascode電路級中，並且電壓脈衝保護裝置耦合跨接薄氧化物電晶體器件至cascode厚氧化物電晶體器件的柵連接。優選地，該電路包括多個cascode電路級，其具有公用的cascode厚氧化物電晶體器件柵連接，並且其中單個分立器件被耦合在薄氧化物電晶體和公用柵連接之間以實施電壓脈衝保護裝置。
具體而言，在一個方面中，本發明提供了依照權利要求1用於處理集成電路中的模擬信號的模擬電路。
優選地，第一電晶體器件被設置成在使用中具有預定電平以下的工作電壓，並且第二電晶體器件被設置成在使用中不受該預定工作電壓電平的約束。這允許第一氧化物層比第二氧化物層厚度薄。例如，預定工作電壓電平是3.6V並且第一氧化物厚度是70nm。這與用於第二電晶體的19.8V的示例工作電壓和350nm的氧化物厚度形成對比。
優選地，第二電晶體器件形成所述模擬電路內的cascode電晶體器件電路的部分。優選地，cascode電晶體器件電路是差動摺疊cascode運算放大器電路。這減小了較厚氧化物層厚度電晶體的閃變噪聲貢獻。
優選地，薄氧化物電晶體被用在運算放大器電路的輸入、偏置和恆流子電路中。
預定工作電壓電平可藉助使用例如箝位電路來實現。
優選地，所述模擬電路被集成在混合信號晶片中，如DAC或ADC晶片中。該電路亦可被用在更複雜的封裝中，如晶片上系統(SoC)，或者用在基於MOS的只模擬集成電路中。
亦提供了一種處理模擬信號的方法，包括將模擬信號施加給用於處理包括許多金屬氧化物半導體電晶體器件的集成電路中的模擬信號的模擬電路，電路級包括具有第一氧化物厚度的第一所述電晶體器件和具有第二和不同氧化物厚度的第二所述電晶體器件。
亦提供了一種生產用於處理集成電路中的模擬信號的模擬電路的方法；該方法包括提供被設置成實施所述電路級的許多金屬氧化物半導體電晶體器件，至少第一所述電晶體器件具有第一氧化物厚度，並且至少第二所述電晶體器件具有第二和不同氧化物厚度。
優選地，集成電路是具有附加數字電路的混合信號電路，其優選使用採用兩個氧化物厚度中的較薄者的電晶體。
僅為了舉例而不旨在限制，現在將參照以下附圖來描述實施例；在附圖中圖1a示出公知的差動摺疊cascode運算放大器電路；圖1b示出另一個公知的差動摺疊cascode運算放大器電路；圖2示出依照一個實施例的經修改的差動摺疊cascode運算放大器電路；圖3示出依照第二實施例的經修改的差動摺疊cascode運算放大器電路；圖4示出依照第三實施例的經修改的差動摺疊cascode運算放大器電路；圖5示出依照第四實施例的經修改的差動摺疊cascode運算放大器電路；圖6示出一個集成模擬電路的示意圖，該電路包括具有不同氧化物厚度的兩個電晶體器件；
圖7示出具有過電壓保護的圖5的電路的部分；圖7a示出在施加了ESD電壓脈衝之後圖7電路中的各個節點處的電壓電平；圖8示出用於施加ESD電壓脈衝的測試裝置；圖9示出依照第五實施例的經修改的差動摺疊cascode運算放大器電路，其包括ESD保護；並且圖9a示出在施加了ESD電壓脈衝之後圖9電路中的各個節點處的電壓電平。
具體實施例方式
一開始參考圖1b，典型的音頻運算放大器設計被示出，其使用差動摺疊cascode設置。基於MOS的電晶體器件MP1和MP2是輸入電晶體。來自MP2的信號電流通過摺疊cascode器件MNC2到達輸出。來自MP1的信號電流不能通過摺疊cascode器件MNC1，這是因為電流I(MNC1)等於恆流源MPB1所限定的恆流。因此MP1信號電流通過由MNM1、MNM2形成的電流鏡，然後通過cascode器件MNC2到達輸出。這樣，MNM1、MNM2、MNC1、MNC2用作到差動轉換器的單端(single ended)，並且貢獻cascode功能以增加該跨導級的輸出阻抗。電晶體MPC1和MPC2用作cascode器件以偏置器件MPB1和MPB2，從而增加其有效輸出阻抗，以維持Iout處的高輸出阻抗並亦改進電源抑制。
用於該電路塊的電源電壓典型為18V，並因此所有電晶體器件都是「厚」氧化物器件，典型為350nm。通常NMOS器件貢獻比PMOS器件多的閃變噪聲，因此該電路中閃變噪聲的主要源是MNM1和MNM2。然而，其它非cascode器件(MP1、MP2、MPB1、MPB2)亦貢獻一些噪聲。對於一次，來自cascode器件MNC1、MNC2、MPC1、MPC2的漏端子的信號電流等於進入相其應源端子的信號電流，因此它們不能貢獻噪聲。由於其非零輸出電導和相鄰器件的非零輸出電導而導致的二次效應的確允許這些器件產生小輸出噪聲貢獻，但這與電路中其它器件的貢獻相比通常是可忽略的。
現在參考圖2，依照一個實施例的差動摺疊cascode運算放大器被示出。該電路包括與圖1b的電路相同的元件，具體而言是輸入電晶體器件MP1和MP2，其接收輸入信號；輸入偏置電晶體MPD1；cascode電晶體MNC1和MNC2；恆流源電晶體MPB1和MPB2；和關聯的cascode電晶體MPC1和MPC2，以及電流鏡電晶體MNM1和MNM2。該電路以與圖1b相同的方式工作，然而許多電晶體(畫圈的)有利地具有比其它薄的氧化物層。
具體而言，電晶體MNM1、MNM2、MPB1和MPB2具有薄氧化物層厚度，例如70nm，而cascode電晶體MNC1、MNC2、MPC1和MPC2以及輸入電晶體MP1、MP2和MPD1具有厚氧化物層厚度，例如350nm。較厚的氧化物層允許這些電晶體處理由大信號擺動要求強加於其上的較大工作電壓。然而，薄氧化物層電晶體具有其漏-源、柵-漏和柵-源上的較低最大電壓，並因此可用較薄的氧化物層來實施，由此減小其對電路的閃變噪聲貢獻。
其餘的厚氧化物電晶體MNC1、MNC2、MPC1和MPC2處於cascode配置，因此貢獻較少的閃變噪聲，從而提供低噪聲運算放大器電路設計。在某些應用中，如果可「保證」輸入信號處於用於70nm氧化物層厚度的預定工作電壓電平例如3.6V內，輸入電晶體MP1和MP2亦可由薄氧化物製成，從而減小其閃變噪聲貢獻。
儘管差動摺疊cascode運算放大器電路是優選實施例，其它放大器設計亦可受益於雙電晶體器件氧化物層厚度途徑。例如，非差動、非摺疊和非cascode的放大器電路可使用具有多於一個厚度的MOS電晶體器件來實施。
圖3示出依照本發明一個實施例的可替換差動摺疊cascode運算放大器電路。該電路類似於圖2的電路，但包括附加電路以確保用於薄氧化物電晶體的工作漏-源、柵-漏和柵-源電壓保持在預定電壓電平(例如3.6V)以下，即使在過載條件下。電流鏡器件MNM1是二極體連接的，並因此從不看見比偏置電流之和I(MPD1)+I(MPB1)多的電流。因此，其漏-源電壓可被設計成小於3.6V。
補充的電流鏡器件MNM2不是二極體連接的，然而其柵-源電壓等於MNM1的，並因此再次通常被限制於3.6V；由此允許薄氧化物實施。然而在V(INN)比V(INP)大的多以使I(MP2)比I(MPB2)大的過載條件下，MNC2的源潛在地可升高電壓，從而給出MNM2上的過度漏-源電壓。為克服這種潛在問題，添加了包括電晶體器件MPX的箝位電路，其在過載期間將MNM2的漏電壓箝位到安全電壓以避免過度漏-源或漏-柵電壓。
可以以許多方式將MPX的柵偏置到適當電壓，例如包括所示的R3、MNN3、MPC3和MPB3的偏置電路。通過二極體連接的MNN3和電阻器R3的I(MPB3)在該實例中偏置該柵。電壓被選擇成使MPX在正常工作中關斷，但在過載條件下將MNM2的柵偏置電壓箝位到足夠低的電壓以避免超過預定電平，該預定電平由薄氧化物電晶體的最大推薦工作電壓給出。注意箝位電晶體MPX在正常情況下是非激活的，因此MPX及其偏置電路不貢獻噪聲。
MPB1和MPB2亦貢獻一些閃變噪聲，儘管比NMOS電晶體(MNM1、MNM2)少，並因此可有利地由薄氧化物製成。
在其中兩個輸入電壓均可被保證停留在低於3.6V很多的電壓的電路中，MP1和MP2亦可由薄氧化物製成。然而，這在所有過載或瞬態條件下通常是難以保證的。圖4示出依照一個實施例的另外的可替換運算放大器電路。在此，添加了附加的輸入電晶體器件MPL1、MPL2、MPE1和MPE2。假定一個或兩個輸入從明顯的源阻抗(例如從運算放大器周圍的反饋電阻器)被驅動，二極體連接的器件MPL1和MPL2在輸入電晶體MP1和MP2的柵之間並聯背對背連接以限制輸入差動電壓。假定被施加於柵的輸入電壓現在被約束到已知範圍，cascode器件MPE1和MPE2可被適當地偏置並且與MP1和MP2串聯而插入以減小輸入電晶體MP1和MP2上的最大漏-源電壓。
MPE1和MPE2是cascode器件，因此將貢獻較少的噪聲，並且箝位器件MPL1和MPL2除了在短瞬態期間以外將是關的，因此將不貢獻任何噪聲。
注意除了需要漏-源、柵-漏和柵-源電壓小於薄氧化物電晶體的標稱最大電壓，例如3.6V以外，漏-體和源-體電壓亦必須被限制於標稱最大電壓。在圖4的電路中，該條件被滿足，這是因為MP1和MP2的體被連接到公用源。如果體連接是到正電源，則對於低輸入電壓，將違反該條件，並且器件可能從漏到體擊穿。
圖5示出圖3的增強設置，說明了在兩級放大器中該技術的使用，該放大器另外包括常規的A類輸出級。A類增益電晶體器件MN4由MPD4來偏置，具有電阻器RC和電容器CC的米勒補償，以及電平移位器(levershifter)MN3。
這些技術可被等同地應用於具有MNM1、MNM2、MPB1和MPB2薄氧化物的圖1a的放大器。在此情況下，類似於MPX的箝位將需要應用於MNC1和MNC2的源。MP1和MP2可由薄氧化物製成，具有添加的如以上的MPE1、MPE2、MPL2、MPL1。可對其它類似放大器進行類似適配。
儘管以上已針對具有可用的3.6V和19.8V電晶體的過程而描述，這個概念顯然可被應用於具有其它最大電晶體工作電壓的過程，其中箝位被應用以將薄氧化物電晶體上的電壓限制於其它預定電壓。
這些模擬電路級可被用作直接音頻模擬放大器級，或者被與例如混合信號集成電路上的數字到模擬轉換器(DAC)或模擬到數字轉換器(ADC)中的數字電路組合。在這種設置中，在模擬電路級中使用的相同類型的薄氧化物電晶體器件亦可被實施在數字電路中。
原則上，每個噪聲貢獻的電晶體的氧化物厚度可根據其最大施加電壓被最優化以使閃變噪聲最小。然而，氧化物厚度的每個選項都需要至少一個額外的光掩模被加工，以及一個額外光刻晶片處理步驟和一個額外的氧化物生長晶片處理步驟，因此多於比方說三個的不同氧化物厚度在加工成本和晶片處理成本上是昂貴的。典型地，僅兩個將是足夠的一個用於電壓限制的器件，以及一個用於可看見全模擬電源電壓的器件。
圖6示意性地示出集成電路上的相同模擬電路中但具有不同氧化物(SiO2)厚度的兩個MOS電晶體器件。氧化物層沒有按照比例，並且僅表示上述厚的和薄的電晶體器件。兩個器件都將以基片為基礎，在該實例中是p型基片。其具有n型材料的兩個沉積以形成每個電晶體器件的源和漏部分。矽氧化物(SiO2)層在該點典型地比其它部分薄。電接觸被提供於這些較薄區。類似地，柵藉助兩個n型區之間的氧化物層的變薄和接觸而形成。
然而，兩個器件之間的差別在於與另一個器件(在最薄部分處70nm)相比，氧化物層在一個器件上在柵和溝道之間的最薄部分處較厚(典型為350nm)。
儘管以上電路配置被設計成確保薄氧化物(例如70nm)、低電壓器件在工作期間從不看見太高的電壓(比方說大於3.6V)，薄氧化物器件固有地使器件對於過度電壓不如完全由較厚氧化物(例如350nm)、較高電壓的器件組成的電路魯棒。
具體而言，這樣的器件可能對靜電放電電壓(ESD)敏感。存在集成電路可被暴露於ESD意外事件的作用的許多實際情況。例如在使用所述電路製造最終產品之前或期間對集成電路的處理期間，或者由最終用戶偶然施加ESD尖峰時，如當把線纜附著於高保真放大器的輸出時。
圖7示出圖5電路的一部分(沒有輸入和輸出級)。所示的附加的二極體連接的電晶體MPB0和MPC0產生由相應NMOS電流源MNBB和MNBC驅動的電壓VBP1和VCP1，所述電流源本身由適當的所施加偏置電壓VBN來驅動。圖7亦包括箝位器件C，如齊納二極體，以限制有源電路所看見的電壓。箝位器件C被跨接在電源線(VDD和VSS)上，並且被設計成保持用於至少高達晶片最大指定電源電壓的施加電壓的高阻抗；但在施加電壓足以導致有源電路中的部件的破壞性擊穿之前變成低阻抗。這種箝位設置由此被設計成當ESD脈衝被施加於電源線時保護有源器件(特別是MPB1-3和MPC1-3)不受損壞。
這種ESD保護策略是眾所周知的，並且對具有均勻(即全部是厚氧化物的)電晶體的電路是有效的。然而對於18V電路，在必須保證箝位電壓直到至少20V不激活的情況下，仍有在薄氧化物器件上出現超過比方說3.6V的瞬態電壓從而導致損壞的危險。
圖8示出被用於評價電路A(在此情況下是圖7的電路)對ESD脈衝的靈敏度的典型測試設置。脈衝發生器X通過小電阻器Resd和電容器Cesd將脈衝Vesd注入到測試下的器件(DUT)A的正電源端子。典型地Vesd可以是2kV、Resd是1500歐姆且Cesd是200pf。
再次參考圖7，在所施加的ESD脈衝之前，電路中的所有節點被放電至地電壓。考慮如圖8中所示被施加給電源的正ESD脈衝，則Vesd的快正邊沿導致電源線Vdd在幾納秒內脈動到高處，迅速上升，直到被箝位器件(C)箝位於比方說25V，如圖7a中所示。由於施加電壓的上升時間是幾納秒的量級，恰好在Vdd上升之後電路中的節點電壓主要由從器件和互連的各種固有和寄生電容(這些在圖7的虛線輪廓中示出)產生的純電容性部分(capacitive division)來限定。具體考慮VCP1，該節點具有對地或其它地相關的節點的顯著寄生電容，包括從MNBC的漏到基片的結電容和高電壓器件MPC1、MPC2、MPC2的柵-漏疊加電容。不管其它到Vdd的電容，包括MPC0的柵-源電容，隨著Vdd在多於一百納秒的時間內降低，在向著Vdd緩慢緩和之前，VCP1最初形成尖峰於低於Vdd很多的電壓。MPB1、MPB2、MPB3被緊緊耦合於VCP1，這是因為大、高電壓器件MPC1、MPC2和MPC3的柵-源電容基本上大於這些電晶體的源-井電容以及MPB1、MPB2、MPB3的寄生漏-井和漏-柵疊加電容，特別是一旦柵-源電壓增加到PMOS閾電壓VtP，則溝道導通。這樣，MPB1、MPB2、MPB3的漏趨向於近似地跟蹤VCP1以上的VtP，如圖7a中所示。因此高電壓出現在薄氧化物器件MPB1、MPB2、MPB3的漏-井和漏-源上。其可明顯高於這些薄氧化物電晶體的正常(比方說)3.6V額定值，實際上高於漏-源擊穿電壓，比方說6V，並且在實驗上發現在一些情況下導致對它們的損壞，特別是MPB2。這樣，在這種高電壓電路中使用這些薄氧化物器件可導致ESD魯棒性的問題的產生。這些問題在純粹厚氧化物電路中將不存在，這是因為箝位電壓將足夠低以保護較為魯棒的厚氧化物更高電壓的器件。
在最終應用的實際使用中，在器件已被焊接到PCB上的情況下，與從電源線相比，器件更有可能看見從來自設備抽頭或插座的外部連接到達的ESD脈衝。如圖8中所示，器件通常將具有在任何非電源插腳之間連接的內部二極體D以將ESD電流脈衝引導到電源線中並經過箝位器件C，由此再次如以上限制電源線之間的電壓。然而，電源線和內部節點處的波形將類似於以上所述的波形(見圖7a)，從而潛在地產生薄氧化物器件上的過度電壓。
圖9示出結合用於混合氧化物厚度電晶體電路的ESD保護的另外實施例，並且被設置成在快上升時間ESD脈衝期間防止上述瞬態過電壓。電容器CE1被連接於cascode柵-偏置線VCP1和Vdd之間，從而用作電壓脈衝保護裝置。這是按照本領域可用的標準方法相對於該節點上的其他器件和寄生電容而定大小的，從而使出現在Vdd到Vss(比方說25V)上的箝位電壓臺階的電容性部分將MPC0上的峰值電壓減小到例如等於VtP或可能大一伏左右的電壓，(或者薄氧化物器件可以容忍的一些其它值)，從而給出如圖9a中所示的波形。以這種方式，MPC1、MPC2、MPC3的最大漏-源電壓被減小到零或至多一伏左右，這是因為相應的漏仍將趨向於跟蹤於比VCP高VtP左右的電壓。
原則上，對CE1的定尺寸可通過計算對Vdd和Vss的所有寄生電容以及計算所需的最小電容CE1來進行，但在實際中，所包含的電容的電壓相關性和串聯並聯連接使得在實際中更有可能基於對網絡的總體簡化而獲得的第一估算通過迭代計算機電路模擬來進行。
而且，原則上MPB1-3上的略微較高的電壓可以容忍，因此可使用CE1的略微較小值。但在該電路的實際實例中，與電路的其它部件相比，CE1是小的，僅為運算放大器補償電容器的大小的10％，並且一些額外的餘量是理想的，以允許由於例如難以預計的雜散電感而導致的其它效應，因此CE1可被設計得比預計為足夠的最小值大。
電容器CE1額定地將是多晶矽-絕緣體-多晶矽(PiP)或MiM(金屬-絕緣體-金屬)電容器結構，其類似於被用於運算放大器補償電容器的結構。然而，可使用其它電壓脈衝保護裝置而不是電容器CE1，例如大反偏結二極體或兩個堆疊的MOS二極體。然而，由於初始瞬態電壓由電容器部分(capacitor division)來限定，它們仍有效地用作電容器。
在每種情況下，這些保護器件工作以將薄氧化物電晶體所連接的電源線(例如VDD)上的經箝位的ESD波形的第一快上升部分有效地短路於這些電晶體的另一側，從而使這些器件上的電壓保持在很大程度上不受ESD脈衝的影響；這樣，這些器件不被另外的大過電壓效應損壞。
進一步的可替換保護裝置可包括擊穿結構，如適當擊穿電壓的齊納二極體。但這樣的結構不可用於或表徵於標準CMOS過程。
可替換地，將「首先」擊穿但更魯棒的專門布局的大薄柵PMOS(例如具有柵和源＝Vdd，漏＝VCP1的PMOS，具有大寬度以及被用於穩定(ballast)漏和源的自對準矽化物阻擋(salicide blocking))可取代CE1而被使用。但這種結構的面積將比電容器CE1大。
另一個替換是連接電壓脈衝保護裝置，例如直接在所包含的器件(例如MPB1-3)的漏-源上的一個或多個電容器。然而所包含的總電容將是相似的。
然而，圖9中示出的單個電容器選項是優選的，這是因為使用直接在電晶體器件上的電容器將導致在正常工作中，cascode電晶體MPC1-3的源在高頻是交流接地的，從而導致來自這些cascode電晶體的對高頻熱噪聲的大貢獻並且亦在它們的漏處將高頻(h.f.)零引入到cascode節點的阻抗中。
類似的裝置被用於保護薄氧化物器件MNM1-3和MPX。具體而言，電容器CE2被耦合在電源線VSS以及MN1和MN2的柵之間。這有效地提供了用於ESD波形的快上升初始部分的短暫短路，從而使其不被呈現於這些薄氧化物器件上。由於對電源線VSS的寄生電容，ESD的效應對於這些器件不是一樣嚴重，因此可使用較小的電容。
箝位器件C已被稱為齊納二極體其它結構，如短厚場電晶體和接地柵MOS電晶體是眾所周知的替換。
本領域的技術人員將認識到，上述設備和方法可被實施為處理器控制代碼，該代碼在例如載體介質，如盤、CD-或DVD-ROM上，被編程的存儲器，如只讀存儲器(固件)上，或者在數據載體，如光學或電信號載體上。對於許多應用，本發明的實施例可被實施在FPGA(現場可編程門陣列)上。這樣，所述代碼可包括例如用於設置或控制FPGA的代碼。所述代碼亦可包括用於動態配置可再配置設備，如可再編程電晶體陣列的代碼。類似地，所述代碼可包括用於硬體描述語言，如VerilogTM或VHDL(甚高速集成電路硬體描述語言)的代碼，其可被用作到模擬電路合成軟體的輸入。或者模擬電路合成軟體可被編寫或配置成選擇合成的放大器中的適當電晶體為薄氧化物的。如本領域的技術人員將理解的，所述代碼可被分配於相互聯繫的多個耦合部件之間。在適當的情況下，所述實施例亦可使用在現場可(再)編程模擬陣列或類似器件上運行以配置模擬硬體的代碼來實施。
本領域的技術人員將理解，通常依照以上所講，各種實施例和針對它們所描述的特定特徵可與其它實施例或它們的專門描述的特徵自由組合。本領域的技術人員亦將認識到，可在所附權利要求的範圍內對所述的特點實例做出各種更改和修改。
權利要求
1.一種模擬電路，用於處理集成電路中的模擬信號，所述集成電路包括許多金屬氧化物半導體電晶體器件，所述電路包括第一所述電晶體器件，其具有第一氧化物厚度，以及第二所述電晶體器件，其具有較大的氧化物厚度；第一電晶體器件被設置成在使用中具有預定電平以下的工作電壓，並且其中第二電晶體器件被設置成在使用中不受該預定工作電壓電平的約束；電壓脈衝保護裝置，其被設置成在存在被施加給第一電晶體器件的快速上升電壓波形的情況下基本上維持所述工作電壓。
2.權利要求1的電路，其中電壓脈衝保護裝置是一分立器件，其耦合跨接在第一電晶體器件上分立。
3.權利要求1的電路，其中所述分立器件是電容器。
4.權利要求2或3的電路，其中電壓脈衝保護裝置跨接所述第一電晶體器件耦合到第二電晶體器件的柵連接上。
5.權利要求1到3中的任何一項的電路，包括多個第一和第二電晶體器件，每個都被設置到電路級中並且每個都包括被耦合在所述相應第一電晶體器件上的電壓脈衝保護裝置。
6.前面任何一項權利要求的電路，其中所述預定工作電壓電平是3.6V並且第一氧化物厚度是70nm。
7.前面任何一項權利要求的電路，其中第二電晶體器件形成所述模擬電路內的cascode電晶體器件電路的部分。
8.權利要求7的電路，其中所述cascode電晶體器件電路是差動摺疊cascode運算放大器電路。
9.權利要求8的電路，其中運算放大器電路進一步包括輸入、偏置、電流鏡和恆流子電路，並且其中所述第一電晶體器件形成所述運算放大器子電路之一的部分。
10.前面任何一項權利要求的電路，進一步包括箝位電路，其被設置成將所述第一電晶體的工作電壓限制於預定工作電壓電平。
11.一種混合信號集成電路，其包括權利要求1到10的任何一項的模擬電路。
12.一種處理模擬信號的方法，包括將模擬信號施加給用於處理包括許多金屬氧化物半導體電晶體器件的集成電路中的模擬信號的模擬電路，該模擬電路包括具有第一氧化物厚度的第一所述電晶體器件和具有更大氧化物厚度的第二所述電晶體器件，從而使模擬信號由所述兩電晶體器件來處理；其中第一電晶體器件被設置成具有預定電平以下的工作電壓，並且其中第二電晶體器件被設置以使其中不受該預定工作電壓電平的約束；並且其中電壓脈衝保護裝置被設置成在存在被施加給第一電晶體器件的快速上升電壓波形的情況下基本上維持所述工作電壓。
13.權利要求12的方法，其中電壓脈衝保護裝置是被耦合跨接在所述第一電晶體器件上的分立器件。
14.權利要求13的方法，其中所述分立器件是電容器。
15.權利要求12到14的任何一個的方法，其中所述第二電晶體器件形成所述模擬電路內的cascode電晶體器件電路的部分。
全文摘要
本發明涉及放大器，其使用基於金屬氧化物半導體的集成電路。本發明具體但不排他地涉及音頻應用混合信號晶片。本發明提供了一種模擬電路，用於處理包括許多金屬氧化物半導體電晶體器件的集成電路中的模擬信號，電路級包括具有薄氧化物厚度的第一所述電晶體器件和具有較厚氧化物厚度的第二所述電晶體器件。電壓脈衝保護裝置被設置成在存在快速上升的電壓波形(例如ESD)的情況下維持薄氧化物電晶體的工作電壓，或者至少減輕其對薄氧化物電晶體器件的影響。優選地，基於cascode的運算放大器結構被實施。
文檔編號H03F1/52GK1671040SQ20051005108
公開日2005年9月21日 申請日期2005年3月3日 優先權日2004年3月16日
發明者派屈克·艾蒂安·理察, 約翰·勞倫斯·彭諾克 申請人:沃福森微電子股份有限公司