緊鄰半導體鰭的溝渠及其形成方法
2023-10-23 10:18:57
緊鄰半導體鰭的溝渠及其形成方法
【專利摘要】一種器件包括半導體襯底以及延伸到半導體襯底內的隔離區。半導體帶位於隔離區之間且與隔離區接觸。半導體鰭位於半導體帶上方且連接至半導體帶。溝渠從隔離區的頂面延伸到隔離區內，其中溝渠與半導體鰭鄰接。本發明還提供了緊鄰半導體鰭的溝渠及其形成方法。
【專利說明】緊鄰半導體鰭的溝渠及其形成方法
[0001]相關申請的交叉引用
[0002]本申請要求於2013年3月13日提交的標題為「Ditches Near SemiconductorFins and Methods for Forming the Same」的美國臨時專利申請第61/780，847號的優先權，其全部內容結合於此作為參見。
【技術領域】
[0003]本發明一般地涉及半導體【技術領域】，更具體地來說，涉及半導體器件及其形成方法。
【背景技術】
[0004]金屬氧化物半導體(MOS)電晶體的速度與MOS電晶體的驅動電流密切相關，MOS電晶體的驅動電流進一步與MOS電晶體的溝道中的電荷遷移率密切相關。例如，當NMOS電晶體的溝道區中的電子遷移率高時，NMOS電晶體具有高驅動電流，而當PMOS電晶體的溝道區中的空穴遷移率聞時，PMOS電晶體具有聞驅動電流。因此，錯、娃錯、以及包括第二族兀素和第五族元素的化合物半導體材料(在下文中稱為II1-V族化合物半導體)是用於形成高電子遷移率和/或高空穴遷移率的良好的可選材料。
[0005]鍺、娃鍺、和II1-V族的化合物半導體區也是用於形成鰭式場效應電晶體(FinFET)的溝道區的有前景的材料。目前，正在研究用於進一步改善FinFET的驅動電流的方法和結構。
【發明內容】
[0006]為了解決現有技術中所存在的缺陷，根據本發明的一方面，提供了一種器件，包括:半導體襯底；隔離區，延伸到所述半導體襯底內；半導體帶，位於所述隔離區之間並與所述隔離區接觸；以及半導體鰭，位於所述半導體帶上方並連接至所述半導體帶，其中溝渠從所述隔離區的頂面延伸到所述隔離區內，並且所述溝渠鄰接所述半導體鰭。
[0007]在該器件中，所述溝渠形成環繞所述半導體鰭的完整環，所述半導體鰭的所有邊緣均與所述溝渠鄰接。
[0008]在該器件中，所述溝渠具有逐漸改變的深度，所述溝渠緊鄰所述半導體鰭的部分的深度大於所述溝渠遠離所述半導體鰭的部分的深度。
[0009]在該器件中，所述溝渠具有接近於圓的四分之一的截面形狀。
[0010]在該器件中，所述半導體鰭具有長邊和短邊，並且所述溝渠包括:第一部分，與所述長邊鄰接，所述第一部分具有第一寬度；以及第二部分，與所述短邊鄰接，所述第二部分具有大於所述第一寬度的第二寬度。
[0011]在該器件中，所述半導體鰭具有長邊和短邊，並且所述溝渠包括:第一部分，與所述長邊鄰接，所述第一部分具有第一深度；以及第二部分，與所述短邊鄰接，所述第二部分具有大於所述第一深度的第二深度。
[0012]在該器件中，所述半導體鰭包括鍺，並且所述半導體襯底是矽襯底。
[0013]根據本發明的另一方面，提供了一種器件，包括:矽襯底；淺溝槽隔離(STI)區，延伸到所述矽襯底內；以及半導體鰭，位於所述STI區之間，其中，所述半導體鰭高於所述STI區的相鄰部分，並且所述STI區包括頂面，所述頂面包括:第一部分，基本上是平坦的；以及第二部分，將所述鰭的底部連接至所述頂面的所述第一部分，所述頂面的所述第二部分低於所述頂面的所述第一部分。
[0014]在該器件中，所述STI區包括:含鍺STI部件，所述頂面的所述第二部分是所述含鍺STI部件的頂面；以及無鍺STI部件，所述頂面的所述第一部分是所述無鍺STI部件的頂面。
[0015]在該器件中，所述含鍺STI部件延伸到相應的所述無鍺STI部件中的相鄰無鍺STI部件的下方。
[0016]在該器件中，所述半導體鰭包括矽鍺。
[0017]在該器件中，在所述STI區中形成溝渠，並且所述溝渠形成環繞所述半導體鰭的完整環。
[0018]在該器件中，所述頂面的所述第二部分從所述半導體鰭的底部逐漸且平滑地過渡到所述頂面的所述第一部分，並且高度逐漸增加。
[0019]在該器件中，所述頂面的所述第二部分具有接近於圓的四分之一的截面形狀。
[0020]在該器件中，所述半導體鰭具有長邊和短邊，所述頂面的所述第二部分位於所述STI區的溝渠中，並且所述溝渠包括:第一部分，與所述長邊鄰接，所述第一部分具有第一深度；以及第二部分，與所述短邊鄰接，所述第二部分具有大於所述第一深度的第二深度。
[0021]根據本發明的又一方面，提供了一種方法，包括:使半導體襯底位於隔離區之間的部分凹進以在所述半導體襯底中形成凹槽；實施外延以在所述凹槽中生長半導體區；以及使所述隔離區凹進，所述半導體區位於所述隔離區上方的頂部形成半導體鰭，並且當實施使所述隔離區凹進的步驟的同時形成溝渠，所述溝渠位於所述隔離區中且與所述半導體鰭鄰接。
[0022]該方法進一步包括:在所述半導體襯底中形成凹槽，以形成溝槽；在所述溝槽中沉積含鍺層；使用介電材料填充所述溝槽以形成所述隔離區；並且在使所述隔離區凹進的步驟之前，實施退火以使所述含鍺層擴散到所述隔離區內。
[0023]該方法進一步包括:在所述外延的步驟之後以及在使所述隔離區凹進的步驟之前，對所述半導體區和所述隔離區實施退火。
[0024]在該方法中，通過各向同性蝕刻來實施使所述隔離區凹進的步驟。
[0025]在該方法中，通過將氫氟酸(HF)溶液用作蝕刻劑的溼蝕刻實施使所述隔離區凹進的所述步驟。
【專利附圖】
【附圖說明】
[0026]為了更全面地理解實施例及其優勢，現在將結合附圖所進行的以下描述作為參考，其中:
[0027]圖1到圖9包括根據一些示例性實施例在製造半導體鰭和鰭式場效應電晶體(FinFET)的中間階段的截面圖和俯視圖；
[0028]圖10示出了根據一些實施例的FinFET的1-V曲線；以及
[0029]圖11示出了根據可選實施例的FinFET的截面圖，其中，含鍺區延伸到溝渠(ditch)的底部的下方。
【具體實施方式】
[0030]下面，詳細討論本發明各實施例的製造和使用。然而，應該理解，本發明提供了許多可以在各種具體環境中實現的可應用的概念。所討論的具體實施例是說明性，而不用於限制本發明的範圍。
[0031]根據各種示例性實施例提供了半導體鰭、鰭式場效應電晶體(FinFET)以及它們的形成方法。根據一些實施例說明形成FinFET的中間步驟。討論了實施例的變型例。在各個示圖和所有的說明性實施例中，相同的符號用來指定相同的元件。
[0032]參見圖1，提供了襯底10。襯底10可以是諸如晶體矽襯底的半導體襯底。然後，如圖2所示，蝕刻襯底10以形成溝槽12，溝槽12從襯底10的頂面延伸到襯底10中。襯底10在相鄰溝槽12之間的部分在下文中被稱為半導體帶10』。可以形成硬掩模11以限定溝槽12和半導體帶10』的圖案，其中使用硬掩模11作為蝕刻掩模來蝕刻襯底10。例如，硬掩模11可以包括氮化矽、氧化矽或它們的多層。在一些示例性實施例中，硬掩模11包括作為焊盤氧化物層的氧化矽層以及氧化矽層上方的氮化矽層。
[0033]溝槽12包括半導體帶10』的相對側上的相鄰部分。襯底部分10』的寬度Wl可以介於約5nm和約200nm之間，但是可以使用不同的數值。相鄰溝槽12可以物理上彼此間不連通，或可以是連續溝槽的部分，在一些實施例中，連續溝槽可以形成環繞半導體帶10』的溝槽環。
[0034]圖3到圖5示出了根據一些實施例用於形成含鍺淺溝槽隔離(STI)部件16A (圖5)的步驟。參見圖3，例如，使用諸如化學汽相沉積(CVD)的沉積方法形成含鍺層14。在一些實施例中，含鍺層14包括純鍺或基本上純的鍺，其中，基本上純的鍺的鍺百分比可以大於約90%。在可選實施例中，含鍺層14包括矽鍺，例如，其中鍺濃度可以介於約10%和約20%之間。含鍺層14的厚度Tl可以介於約0.5nm和約5nm之間。應該理解，描述中所述的數值僅為實例，並且可以改變為不同值。含鍺層14的垂直部分的厚度可以接近於水平部分的厚度，因此含鍺層14可以是共形層。在一些實施例中，含鍺層14選擇性地形成在襯底10的暴露表面上,而沒有形成在硬掩模11上。在可選實施例中，在襯底10和硬掩模11的表面上形成含鍺層14。
[0035]圖4示出了通過使用諸如氧化矽的介電材料填充溝槽12(圖3)形成的STI區16。可以從高密度等離子體化學汽相沉積(HDPCVD)、可流動化學汽相沉積(FCVD)或其他可應用的方法中選擇形成方法。然後，實施化學機械拋光(CMP)以去除介電材料的多餘部分，保留部分是STI區16。產生的STI區16的高度Hl可以介於約10nm和約400nm之間，或大於400nm。然後，可以去除圖3中的硬掩模11。
[0036]接下來，實施退火，以使含鍺層14中的鍺原子擴散到STI區16內。在圖5中示出了產生的結構。因此，STI區16包括:含鍺STI部件16A和無鍺STI部件16B，其中與含鍺STI部件16A的底部重疊地形成無鍺STI部件16B。此外，含鍺STI部件16A可以環繞無鍺STI部件16B。因此，在每個STI區16中含鍺STI部件16A可以形成一個盆(basin)，而無鍺STI部件16B位於盆中。在一些實施例中，實施退火的溫度介於約400°C和約900°C之間。退火的持續時間可以介於約10秒和約5分鐘之間。根據一些示例性實施例，產生的含鍺STI部件16A的厚度T2可以介於約2nm和約20nm之間，但是根據退火時間和含鍺層14(圖4)的厚度，厚度T2可以更大或更小。
[0037]參見圖6，使襯底部分10』凹進，以在相鄰STI區16之間形成凹槽24。在一些實施例中，凹槽24的底部高於STI區16的底面。在可選實施例中，凹槽24的底部基本上與STI區16的底部齊平或低於STI區16的底部。在一些示例性實施例中，凹槽24的深度Dl介於約20nm和約400nm之間。例如可以利用作為蝕刻劑氣體的CF4或使用氣態HCl使用幹蝕刻方法來實施凹進。
[0038]參見圖7，通過外延在凹槽24中生長外延半導體區26。外延半導體區26的頂面可以與STI區16的頂面齊平。外延半導體區26的晶格常數可以大於或小於襯底10的晶格常數。在一些實施例中，外延半導體區26包括被表示為SihGex的矽鍺，其中數值X是外延半導體區26中的鍺原子百分比，在一些示例性實施例中，鍺原子百分比可以大於約0.1(10%)並小於1.0(100%)。在可選實施例中，外延半導體區26包括純鍺或基本上純的鍺(其中，數值X等於或基本上等於1.0)。在又一些可選實施例中，外延半導體區26不包括鍺，並且可以包括諸如碳化矽、磷化矽、II1-V族化合物半導體或另一種半導體材料。
[0039]在外延半導體區26包括鍺的一些實施例中，外延半導體區26可以包括下部件26A和上部件26B，其中，上部件26B的鍺百分比大於下部件26A的鍺百分比。例如，下部件26A可以包括Sih1Gexl,以及上部件26B包括Sih2Gex2，其中數值X2大於數值XI。在可選實施例中，下部件26A包括矽鍺，而上部件26B包括基本上純的鍺。在其他實施例中，整個外延半導體區26由均勻的含鍺材料形成。
[0040]可以使用選擇性外延實施外延半導體區26的生長，其中將諸如鍺烷(GeH4)的含鍺前體用作鍺源。此外，在外延半導體區26包括矽的實施例中，可以添加諸如矽烷(SiH4)和二氯矽烷(DCS)的前體作為矽源。外延溫度可以介於約400°C和約600°C之間。在一些實施例中，將外延半導體區26的生長率調節為低等級。例如，外延半導體區26的沉積速率可以調節為低於約10埃/秒。
[0041]外延半導體區26可以生長到高於STI區16頂面的水平面。然後實施CMP以使STI區16的頂面和外延半導體區26的頂面齊平。在圖7中示出了生成的結構。在可選實施例中，當外延半導體區26的頂面與STI區16的頂面齊平或低於STI區16的頂面時，停止外延半導體區26的生長。在這些實施例中，可以實施CMP，或者可以省略CMP。在一些實施例中，在外延半導體區26形成之後，實施退火步驟。可以實施退火的溫度介於約400°C和約600°C之間、或高於600°C，例如介於約600°C和約900°C之間。可以實施退火的時間周期介於約0.5分鐘和約30分鐘之間。
[0042]參見圖8A，例如，通過蝕刻步驟使STI區16凹進。半導體區26和襯底部分10』高於生成的STI區16的頂面16C的部分在下文中被稱為半導體鰭30。可以通過各向同性蝕刻來進行STI區16的凹陷。在一些實施例中，STI區16的凹陷包括使用氫氟酸(HF)溶液的溼蝕刻，HF溶液的HF濃度可以介於約0.3%和約5%之間。HF濃度也可以介於約1.5%和約2.5%之間。
[0043]作為蝕刻的結果，STI區16的頂面16C包括基本上平坦的部分16C1。頂面16C進一步包括將鰭30的底部連接至部分16C1的部分16C2。部分16C2和部分16C1分別是含鍺STI部件16A的頂面和無鍺STI部件16B的頂面。頂面部分16C2可以具有逐漸增加的高度，高度從更接近鰭30的區預至進一步遠離鰭30的區域而逐漸增加。此外，表面部分16C2的輪廓可以是圓形的，並且可以具有接近圓的四分之一的形狀，例如，圓的半徑R介於約2nm和約20nm之間。
[0044]緊鄰鰭30形成溝渠32，其中表面部分16C2是STI區16的頂面的部分，表面部分16C2位於溝渠32的內部且暴露於溝渠32中。溝渠32的深度D2可以介於約5nm和約20nm之間。可選地,溝渠32的深度D2也可以小於約5nm或大於約20nm。
[0045]不能完全理解溝渠32的形成方法。一種可能的解釋是含鍺STI區16A具有高於無鍺STI區16B的蝕刻速率。因此，可以調節工藝步驟以形成含鍺STI區16A。例如，實施圖3所示的步驟，並且形成含鍺層14，使得通過含鍺層14的擴散形成含鍺STI區16A。在這些實施例中，通過含鍺層14的形成來形成含鍺STI區16A，可以選擇外延半導體區26的材料以包括鍺或者可以是無鍺的。在可選實施例中，省略圖3所示的步驟和隨後用於擴散含鍺層14的退火步驟。在這些實施例中，選擇外延半導體區26 (圖7)的材料以包括含鍺區，並且為了形成含鍺STI區，在外延半導體區26形成之後可以實施退火。在這些實施例中，然而，如圖7所示，緊鄰外延半導體區26形成含鍺STI區16A』。在STI區16緊鄰不含鍺區的部分中(諸如在襯底部分10』的側壁上以及STI區16的底部)，形成不含鍺STI區16A』。在圖?中示意性地示出了產生的含鍺STI區16A』。
[0046]圖8B示出了圖8A中的結構的俯視圖，其中，通過圖8B中的平面交叉線8A-8A截取圖8A的截面圖。如圖8B所示，STI區16可以形成環繞整個襯底部分10』的STI環。溝渠32可以形成環繞整個襯底部分10』的整體溝渠(integrated ditch)。在一些實施例中，溝渠32具有基本上均一的寬度W2和W3。在可選實施例中，寬度W3是溝渠32的部分32B的寬度，W2是溝渠32的部分32A的寬度，W3大於W2。部分32B接近並緊鄰襯底帶10』的短邊，而部分32A接近並緊鄰襯底帶10』的長邊。根據一些實施例，比率W3/W2可以介於約
0.5和約2之間。此外，溝部分32B的深度可以大於溝部分32A的深度。
[0047]根據一些實施例，調節各種方法和/或工藝條件以形成並增加溝渠32的深度D2(圖8A)。例如，在外延半導體區26的外延期間升高溫度、在外延之後實施退火、降低外延半導體區26的生長速率和/或在外延半導體區26中增加鍺濃度可以導致溝渠32的形成並增加溝渠32的深度D2。此外，可以通過提高含鍺STI部件16A和無鍺STI部件16B的蝕刻選擇性來實現溝渠32的形成和深度D2的增加。可以通過選擇和調節蝕刻工藝以及用於蝕刻STI區16的蝕刻劑成分來實現蝕刻選擇性的增加。應該理解，幾個因素可以影響溝渠32的形成，且如果這些因素的組合不能滿足所需條件，則不可以形成溝渠32。因此，可以通過實驗來找到溝渠32的優選形成條件。
[0048]如圖9所示，圖8A和圖8B所示的結構可以用於形成FinFET38。參見圖9，形成柵極電介質40和柵電極42。柵極電介質40可以由諸如氧化矽、氮化矽、氮氧化物、它們的多層和/或它們任意的組合形成。柵極電介質40也可以由高k介電材料形成。示例性高k材料的k值可以大於約4.0,或大於約7.0。柵電極42可以由選自摻雜多晶娃、金屬、金屬氮化物、金屬矽化物等的導電材料形成。在形成柵極電介質40和柵電極42之後，形成源極區和漏極區(未示出)。
[0049]如圖9所示，與如果不形成溝渠32相比，溝渠32 (圖8A)的形成導致鰭高度H2增加了溝渠32的深度D2的高度。FinFET38的導通電流由此增大，而沒有使凹槽深度D3 (圖8A)的增加。
[0050]此外，根據一些實施例，如圖9所示，鰭30具有異質結構，其中，下部件30A的能帶隙(bandgap)大於上部件30B的能帶隙。FinFET的溝道44包括下溝道部分44A和上溝道部分44B。下溝道部分44A與柵極電介質40和柵電極42形成第一子FinFET (sub_FinFET)，其中第一子FinFET具有第一閾值電壓Vtl。上溝道部分44B與柵極電介質40和柵電極42形成第二子FinFET，其中第二子FinFET具有第二閾值電壓Vt2。在一些實施例中，閾值電壓Vt2低於閾值電壓Vtl。在圖10中示出了相應的FinFET38的有利特徵。
[0051]在圖10中，示出了在FinFET38 (圖9)的源極區和漏極區之間流動的電流I作為施加在柵電極42 (圖9)上的柵極電壓(Vg)的函數。線50和線52分別是第一子FinFET(具有溝道部分44A)的1-V曲線和第二子FinFET (具有溝道部分44B)的1-V曲線，並且線54是FinFET38的1-V曲線。很明顯，FinFET38的截止狀態電流1ff (對應於低柵極電壓Vg)是第一子FinFET和第二子FinFET的洩漏電流之和，並且由於低閾值電壓Vtl，主要由第二子FinFET的洩漏電流(線52)來確定該截止狀態電流。由於第二子電晶體的截止狀態電流很低，所以FinFET38的洩漏電流很低。另一方面，FinFET38的導通電流是第一子FinFET的導通電流和第二子FinFET的導通電流之和並且受這兩者的影響。因此，FinFET38的導通電流很高。如圖10所示，當柵極電壓Vg到達某一電平時，會產生顯著的電流躍變(currentjump)。因此，FinFET38具有高導通電流和低洩漏電流。
[0052]圖11示出了根據可選實施例的FinFET38。在這些實施例中，半導體鰭30具有同質結構，例如，包括矽鍺或基本上鍺。在純鍺或者基本上純的鍺用於形成半導體鰭30的實施例中，外延半導體區26的底部低於溝渠32底部，使得再生長的外延半導體區26中的缺陷限於低於FinFET38的溝道區的部分中。
[0053]在本發明的實施例中，通過在STI區中形成溝渠，來增加半導體鰭的高度，導致FinFET的導通電流的增大。然而，STI區的凹進距離不需要增加。因此，在無工藝成本困難的情況下，獲得了導通電流的增大。此外，溝渠的形成不需要附加蝕刻工藝和附加光刻掩模。因此，本發明的實施例的製造成本很低。
[0054]根據一些實施例，器件包括半導體襯底和延伸到半導體襯底中的隔離區。半導體帶位於隔離區之間並且與隔離區接觸。半導體鰭與半導體帶重疊並連接。溝渠從隔離區的頂面延伸到隔離區內，其中溝緊鄰半導體鰭。
[0055]根據其他實施例，器件包括矽襯底、延伸到矽襯底內的STI區和位於STI區間的半導體鰭。半導體鰭高於STI區的相鄰部分。STI區包括頂面，頂面進一步包括基本上平坦的第一部分，以及將鰭底部連接至頂面第一部分的第二部分。頂面的第二部分低於頂面的第一部分。
[0056]根據又一些實施例，方法包括使隔離區之間的半導體襯底的部分凹進，以在半導體襯底中形成凹槽。在凹槽中實施外延，以生長半導體區。使隔離區凹進，其中半導體區位於隔離區上方的頂部形成半導體鰭。在實施隔離區凹進的步驟的同時，形成溝渠，其中，溝渠位於隔離區中並且緊鄰半導體鰭。
[0057]儘管已經詳細地描述了實施例及其優點，但應該理解，可以在不背離所附權利要求限定的本發明主旨和範圍的情況下，做各種不同的改變、替換和更改。而且，本申請的範圍不僅限於本說明書中描述的工藝、機器、製造、材料組分、裝置、方法和步驟的特定實施例。作為本領域普通技術人員應理解，通過本發明，現有的或今後開發的用於實施與根據本發明所採用的所述相應實施例基本相同的功能或獲得基本相同結構的工藝、機器、製造、材料組分、裝置、方法或步驟根據本發明可以被使用。相應地，附加的權利要求旨在包括例如工藝、機器、製造、材料組分、裝置、方法或步驟的範圍內。此外，每個權利要求都構成一個獨立的實施例，並且不同權利要求及實施例的組合均在本發明的範圍之內。
【權利要求】
1.一種器件，包括: 半導體襯底； 隔離區，延伸到所述半導體襯底內； 半導體帶，位於所述隔離區之間並與所述隔離區接觸；以及 半導體鰭，位於所述半導體帶上方並連接至所述半導體帶，其中溝渠從所述隔離區的頂面延伸到所述隔離區內，並且所述溝渠鄰接所述半導體鰭。
2.根據權利要求1所述的器件，其中，所述溝渠形成環繞所述半導體鰭的完整環，所述半導體鰭的所有邊緣均與所述溝渠鄰接。
3.根據權利要求1所述的器件，其中，所述溝渠具有逐漸改變的深度，所述溝渠緊鄰所述半導體鰭的部分的深度大於所述溝渠遠離所述半導體鰭的部分的深度。
4.根據權利要求1所述的器件，其中，所述溝渠具有接近於圓的四分之一的截面形狀。
5.根據權利要求1所述的器件，其中，所述半導體鰭具有長邊和短邊，並且所述溝渠包括: 第一部分，與所述長邊鄰接，所述第一部分具有第一寬度；以及 第二部分，與所述短邊鄰接，所述第二部分具有大於所述第一寬度的第二寬度。
6.根據權利要求1所述的器件，其中，所述半導體鰭具有長邊和短邊，並且所述溝渠包括: 第一部分，與所述長邊鄰接，所述第一部分具有第一深度；以及 第二部分，與所述短邊鄰接，所述第二部分具有大於所述第一深度的第二深度。
7.根據權利要求1所述的器件，其中，所述半導體鰭包括鍺，並且所述半導體襯底是矽襯底。
8.一種器件，包括: 娃襯底； 淺溝槽隔離(STI)區，延伸到所述矽襯底內；以及 半導體鰭，位於所述STI區之間，其中，所述半導體鰭高於所述STI區的相鄰部分，並且所述STI區包括頂面，所述頂面包括: 第一部分，基本上是平坦的；以及 第二部分，將所述鰭的底部連接至所述頂面的所述第一部分，所述頂面的所述第二部分低於所述頂面的所述第一部分。
9.根據權利要求8所述的器件，其中，所述STI區包括: 含鍺STI部件，所述頂面的所述第二部分是所述含鍺STI部件的頂面；以及 無鍺STI部件，所述頂面的所述第一部分是所述無鍺STI部件的頂面。
10.一種方法，包括: 使半導體襯底位於隔離區之間的部分凹進以在所述半導體襯底中形成凹槽； 實施外延以在所述凹槽中生長半導體區；以及 使所述隔離區凹進，所述半導體區位於所述隔離區上方的頂部形成半導體鰭，並且當實施使所述隔離區凹進的步驟的同時形成溝渠，所述溝渠位於所述隔離區中且與所述半導體鰭鄰接。
【文檔編號】H01L29/06GK104051526SQ201310244626
【公開日】2014年9月17日 申請日期:2013年6月19日 優先權日:2013年3月13日
【發明者】馬克·范·達爾 申請人:臺灣積體電路製造股份有限公司