反相器電路和顯示單元的製作方法

2023-10-08 07:13:09

專利名稱：反相器電路和顯示單元的製作方法
技術領域：
本公開涉及適於顯示單元的反相器電路，和提供有該反相器電路的顯示單元。
背景技術：
反相器電路可以由在單個晶片上組合的N溝道MOS電晶體和P溝道MOS電晶體形成，或者可以僅由單個溝道MOS電晶體形成。後者相對前者的優點在於就生產率和成品率而言，減少了處理步驟的數目。圖32圖示根據比較示例僅由N溝道MOS電晶體構造的反相器電路10。僅供參考，在日本未審查專利申請公開No. 2009-188749中描述了類似於圖32中圖示的反相器電路的 電路。圖32中圖示的反相器電路10具有其中串聯連接兩個N溝道MOS電晶體TlO和T20的配置。反相器電路10插入在施加電壓Vss的負電壓線LlO和施加電壓Vdd的正電壓線L20之間。電晶體TlO具有連接到負電壓線LlO的源極、連接到電晶體T20的源極的漏極和連接到輸入端IN的柵極。電晶體T20具有其中柵極和漏極彼此連接的二極體連接。更具體地，電晶體T20具有連接到電晶體TlO的漏極的源極以及連接到正電壓線L20的柵極和漏極。另外，電晶體TlO和電晶體T20之間的連接點C連接到輸出端OUT。

發明內容
本發明的發明人發現，在反相器電路10中，當輸入端IN的電壓Vin具有電壓Vss時，輸出端OUT的電壓Vout可能不具有電壓Vdd而是可能具有由Vdd-Vth定義的電壓，例如，如圖33所示。換句話說，輸出端OUT的電壓Vout包含電晶體T20的閾值電壓Vth。因此，輸出端OUT的電壓Vout可能由電晶體T20的閾值電壓Vth的變化強烈地影響。期望提供一種能夠抑制功耗的反相器電路，和提供有該反相器電路的顯示單元。(I) 一種根據本技術的實施例的反相器電路，包括第一電晶體、第二電晶體、第三電晶體、第四電晶體和第五電晶體；輸入端和輸出端；和電容器。第一電晶體響應於輸入端和第一電壓線之間的電位差或其等效物，進行和斷開輸出端和第一電壓線之間的電連接，第二電晶體響應於第四電晶體的源極或者漏極和輸出端之間的電位差或其等效物，進行和斷開第二電壓線和輸出端之間的電連接，第三電晶體響應於輸入端和第三電壓線之間的電位差或其等效物，進行和斷開第二電晶體的柵極和第三電壓線之間的電連接，第四電晶體響應於輸入到第四電晶體的柵極的第一控制信號，進行和斷開等效於第五電晶體的源極或者漏極的第一端子和第二電晶體的柵極之間的電連接，第五電晶體響應於輸入到第五電晶體的柵極的第二控制信號，進行和斷開第四電壓線和第一端子之間的電連接，且電容器插入在第二電晶體的柵極與第二電晶體的源極和漏極中位於輸出端一側上的一個之間。(I) 一種根據本技術的實施例的顯示單元，包括顯示部分，包括以行排列的多個掃描線，以列排列的多個信號線和以矩陣排列的多個像素；和驅動部分，具有為每一掃描線提供的一個或多個反相器電路，該驅動部分驅動每一像素。該一個或多個反相器電路包括第一電晶體、第二電晶體、第三電晶體、第四電晶體和第五電晶體、第一輸入端和輸出端以及電容器，其中，該第一電晶體響應於第一輸入端和第一電壓線之間的電位差或其等效物，進行和斷開輸出端和第一電壓線之間的電連接，該第二電晶體響應於第四電晶體的源極或者漏極和輸出端之間的電位差或其等效物，進行和斷開第二電壓線和輸出端之間的電連接，該第三電晶體響應於第一輸入端和第三電壓線之間的電位差或其等效物，進行和斷開第二電晶體的柵極和第三電壓線之間的電連接，該第四電晶體響應於輸入到第四電晶體的柵極的第一控制信號，進行和斷開等效於第五電晶體的源極或者漏極的第一端子和第二電晶體的柵極之間的電連接，該第五電晶體響應於輸入到第五電晶體的柵極的第二控制信號，進行和斷開第四電壓線和第一端子之間的電連接，且該電容器插入在第二電晶體的柵極和第二電晶體的源極和漏極中位於輸出端一側上的一個之間。(2) 一種根據本技術的實施例的反相器電路，包括第一電晶體、第二電晶體、第三電晶體、第四電晶體和第五電晶體；第一輸入端、第二輸入端、第三輸入端和輸出端；和電容器。第一電晶體具有柵極、源極和漏極，其中連接到第一輸入端，源極和漏極之一連接到第一電壓線，且源極和漏極的另一個連接到輸出端；第二電晶體具有柵極、源極和漏極， 其中柵極連接到第四電晶體的源極或者漏極，源極和漏極之一連接到第二電壓線，且源極和漏極的另一個連接到輸出端；第三電晶體具有柵極、源極和漏極，其中柵極連接到第一輸入端，源極和漏極之一連接到第三電壓線，且源極和漏極的另一個連接到第二電晶體的柵極；第四電晶體具有柵極、源極和漏極，其中柵極連接到第二輸入端，源極和漏極之一連接到第二電晶體的柵極，且源極和漏極的另一個連接到第五電晶體的源極或者漏極；第五電晶體具有柵極、源極和漏極，其中柵極連接到第三輸入端，源極和漏極之一連接到第四電壓線，且源極和漏極的另一個連接到第四電晶體的源極和漏極中不連接到第二電晶體的柵極的一個，且電容器插入在第二電晶體的柵極和第二電晶體的源極和漏極中不連接到第二電壓線的一個之間。(2) 一種根據本技術的實施例的顯示單元，包括顯示部分，包括以行排列的多個掃描線，以列排列的多個信號線和以矩陣排列的多個像素；和驅動部分，具有為每一掃描線提供的一個或多個反相器電路，該驅動部分驅動每一像素。該一個或多個反相器電路包括第一電晶體、第二電晶體、第三電晶體、第四電晶體和第五電晶體、第一輸入端、第二輸入端、第三輸入端和輸出端以及電容器，其中，第一電晶體具有柵極、源極和漏極，其中柵極連接到第一輸入端，源極和漏極之一連接到第一電壓線，且源極和漏極的另一個連接到輸出端；第二電晶體具有柵極、源極和漏極，其中柵極連接到第四電晶體的源極或者漏極，源極和漏極之一連接到第二電壓線，且源極和漏極的另一個連接到輸出端；第三電晶體具有柵極、源極和漏極，其中柵極連接到第一輸入端，源極和漏極之一連接到第三電壓線，且源極和漏極的另一個連接到第二電晶體的柵極；第四電晶體具有柵極、源極和漏極，其中柵極連接到第二輸入端，源極和漏極之一連接到第二電晶體的柵極，且源極和漏極的另一個連接到第五電晶體的源極或者漏極；第五電晶體具有柵極、源極和漏極，其中柵極連接到第三輸入端，源極和漏極之一連接到第四電壓線，且源極和漏極的另一個連接到第四電晶體的源極和漏極中不連接到第二電晶體的柵極的一個，且電容器插入在第二電晶體的柵極與第二電晶體的源極和漏極中不連接到第二電壓線的一個之間。(3) 一種根據本技術的實施例的反相器電路，包括第一電晶體、第二電晶體、第三電晶體、第四電晶體、第五電晶體、第六電晶體和第七電晶體；輸入端和輸出端；和電容器。第一電晶體響應於輸入端和第一電壓線之間的電位差或其等效物，進行和斷開第七電晶體的柵極和第一電壓線之間的電連接；第二電晶體響應於第四電晶體的源極或者漏極和第七電晶體的柵極之間的電位差或其等效物，進行和斷開第二電壓和第七電晶體的柵極之間的電連接；第三電晶體響應於輸入端和第三電壓線之間的電位差或其等效物，進行和斷開第二電晶體的柵極和第三電壓線之間的電連接；第四電晶體響應於輸入到第四電晶體的柵極控制信號，進行和斷開等效於第五電晶體的源極或者漏極的第一端子和第二電晶體的柵極之間的電 連接；第五電晶體響應於輸入到第五電晶體的柵極控制信號，進行和斷開第四電壓線和第一端子之間的電連接；第六電晶體響應於輸入端和第五電壓線之間的電位差或其等效物，進行和斷開輸出端和第五電壓線之間的電連接；第七電晶體響應於第七電晶體的柵極和輸出端之間的電位差或其等效物，進行和斷開第六電壓線和輸出端之間的電連接；且電容器插入在第二電晶體的柵極和第二電晶體的源極和漏極中位於輸出端一側上的一個之間。(3) 一種根據本技術的實施例的顯示單元，包括顯示部分，包括以行排列的多個掃描線，以列排列的多個信號線和以矩陣排列的多個像素；和驅動部分，具有為每一掃描線提供的一個或多個反相器電路，該驅動部分驅動每一像素。該一個或多個反相器電路包括第一電晶體、第二電晶體、第三電晶體、第四電晶體、第五電晶體、第六電晶體和第七電晶體、第一輸入端和輸出端以及電容器，其中，第一電晶體響應於第一輸入端和第一電壓線之間的電位差或其等效物，進行和斷開第七電晶體的柵極和第一電壓線之間的電連接；第二電晶體響應於第四電晶體的源極或者漏極和第七電晶體的柵極之間的電位差或其等效物，進行和斷開第二電壓線和第七電晶體的柵極之間的電連接；第三電晶體響應於輸入端和第三電壓線之間的電位差或其等效物，進行和斷開第二電晶體的柵極和第三電壓線之間的電連接；第四電晶體響應於輸入到第四電晶體的柵極的控制信號，進行和斷開等效於第五電晶體的源極或者漏極的第一端子和第二電晶體的柵極之間的電連接；第五電晶體響應於輸入到第五電晶體的柵極的控制信號，進行和斷開第四電壓線和第一端子之間的電連接；第六電晶體響應於第一輸入端和第五電壓線之間的電位差或其等效物，進行和斷開輸出端和第五電壓線之間的電連接；第七電晶體響應於第七電晶體的柵極和輸出端之間的電位差或其等效物，進行和斷開第六電壓線和輸出端之間的電連接，且該電容器插入在第二電晶體的柵極和第二電晶體的源極和漏極中位於輸出端一側上的一個之間。(4) 一種根據本技術的實施例的反相器電路，包括第一電晶體、第二電晶體、第三電晶體、第四電晶體、第五電晶體、第六電晶體和第七電晶體；第一輸入端、第二輸入端、第三輸入端和輸出端；和電容器。第一電晶體具有柵極、源極和漏極，其中柵極連接到第一輸入端、源極和漏極之一連接到第一電壓線，且源極和漏極的另一個連接到第七電晶體的柵極；第二電晶體具有柵極、源極和漏極，其中柵極連接到第四電晶體的源極或者漏極、源極和漏極之一連接到第二電壓線，且源極和漏極的另一個連接到第七電晶體的柵極；第三電晶體具有柵極、源極和漏極，其中柵極連接到第一輸入端、源極和漏極之一連接到第三電壓線，且源極和漏極的另一個連接到第二電晶體的柵極；第四電晶體具有柵極、源極和漏極，其中柵極連接到第二輸入端、源極和漏極之一連接到第二電晶體的柵極，且源極和漏極的另一個連接到第五電晶體的源極或者漏極；第五電晶體具有柵極、源極和漏極，其中柵極連接到第三輸入端、源極和漏極之一連接到第四電壓線，且源極和漏極的另一個連接到第四電晶體的源極和漏極中不連接到第二電晶體的柵極的一個；第六電晶體具有柵極、源極和漏極，其中柵極連接到第一輸入端、源極和漏極之一連接到第五電壓線，且源極和漏極的另一個連接到輸出端；第七電晶體具有柵極、源極和漏極，其中柵極連接到第二電晶體的源極和漏極中不連接到第二電壓線的一個、源極和漏極之一連接到第六電壓線，且源極和漏極的另一個連接到輸出端，且電容器插入在第二電晶體的柵極和第二電晶體的源極和漏極中不連接到第二電壓線的一個之間。(4) 一種根據本技術的實施例的顯示單元，包括顯示部分，包括以行排列的多個掃描線，以列排列的多個信號線和以矩陣排列的多個像素；和驅動部分，具有為每一掃描線提供的一個或多個反相器電路，該驅動部分驅動每一像素。該一個或多個反相器電路包括第一電晶體、第二電晶體、第三電晶體、第四電晶體、第五電晶體、第六電晶體和第七電晶體、第一輸入端、第二輸入端、第三輸入端和輸出端以及電容器，其中，第一電晶體具有柵極、源極和漏極，其中柵極連接到第一輸入端，源極和漏極之一連接到第一電壓線，且源極和漏極的另一個連接到第七電晶體的柵極；第二電晶體具有柵極、源極和漏極，其中柵極 連接到第四電晶體的源極或者漏極，源極和漏極之一連接到第二電壓線，且源極和漏極的另一個連接到第七電晶體的柵極；第三電晶體具有柵極、源極和漏極，其中柵極連接到第一輸入端，源極和漏極之一連接到第三電壓線，且源極和漏極的另一個連接到第電晶體的柵極；第四電晶體具有柵極、源極和漏極，其中柵極連接到第二輸入端，源極和漏極之一連接到第二電晶體的柵極，且源極和漏極的另一個連接到第五電晶體的源極或者漏極；第五電晶體具有柵極、源極和漏極，其中柵極連接到第三輸入端，源極和漏極之一連接到第四電壓線，且源極和漏極的另一個連接到第四電晶體的源極和漏極中不連接到第二電晶體的柵極的一個；第六電晶體具有柵極、源極和漏極，其中柵極連接到第一輸入端，源極和漏極之一連接到第五電壓線，且源極和漏極的另一個連接到輸出端；第七電晶體具有柵極、源極和漏極，其中柵極連接到第二電晶體的源極和漏極中不連接到第二電壓線的一個，源極和漏極之一連接到第六電壓線，且源極和漏極的另一個連接到輸出端；且電容器插入在第二電晶體的柵極與第二電晶體的源極和漏極中不連接到第二電壓線的一個之間。在根據本技術的實施例的反相器電路⑴到⑷和顯示單元⑴到⑷中，允許連接在第二電晶體的柵極和第四電壓線之間的第四和第五電晶體以及連接在第二電晶體該柵極和第三電壓線之間的第三電晶體的導通和截止操作，在一個實施例中，在整個時間段中第一和第二電晶體不貫穿導通，且允許第一和第二電晶體僅當輸入端的電壓下降時一起導通。因此，本技術的實施例使得可以通過第三電晶體、第四電晶體和第五電晶體的導通和截止操作來控制直通電流。(5) 一種根據本技術的實施例的反相器電路,包括第一電晶體、第二電晶體和第三電晶體；第一輸入端、第二輸入端和第一輸出端；第一電容器；和包括第三輸入端、第四輸入端和第二輸出端的控制裝置。第一電晶體響應於第一輸入端和第一電壓線之間的電位差或其等效物，進行和斷開第一輸出端和第一電壓線之間的電連接；第二電晶體響應於第二輸出端和第一輸出端之間的電位差或其等效物，進行和斷開第二電壓線和輸出端之間的電連接；第三電晶體響應於第一輸入端和第二輸入端之間的電位差或其等效物，進行和斷開第二輸入端和第四輸入端之間的電連接；第一電容器插入在第二電晶體的柵極與第二電晶體的源極和漏極中位於第一輸出端一側上的一個之間，且控制裝置從第二輸出端輸出在第一輸入端和第二輸入端都保持在高電平的時間段期間僅當第三輸入端保持在高電平時允許第二電晶體導通的電壓。(5) 一種根據本技術的實施例的顯示單元，包括顯示部分，包括以行排列的多個掃描線，以列排列的多個信號線和以矩陣排列的多個像素；和驅動部分，具有為每一掃描線提供的一個或多個反相器電路，該驅動部分驅動每一像素。該一個或多個反相器電路包括第一電晶體、第二電晶體和第三電晶體；第一輸入端、第二輸入端和第一輸出端；第一電容器；和包括第三輸入端、第四輸入端和第二輸出端的控制裝置。其中，第一電晶體響應於第一輸入端和第一電壓線之間的電位差或其等效物，進行和斷開第一輸出端和第一電壓線之間的電連接；第二電晶體響應於第二輸出端和第一輸出端之間的電位差或其等效物，進行和斷開第二電壓線和輸出端之間的電連接；第三電晶體響應於第一輸入端和第二輸入端之間的電位差或其等效物，進行和斷開第二輸入端和第四輸入端之間的電連接；第一電容器插入在第二電晶體的柵極與第二電晶體的源極和漏極中位於第一輸出端一側上的一個之間，且控制裝置從第二輸出端輸出在第一輸入端和第二輸入端都保持在高電平的時間段期間僅當第三輸入端保持在高電平時允許第二電晶體導通的電壓。(6) 一種根據本技術的實施例的反相器電路，包括第一電晶體、第二電晶體和第 三電晶體；第一輸入端、第二輸入端和第一輸出端；第一電容器；和包括第三輸入端、第四輸入端和第二輸出端的控制裝置。第一電晶體具有柵極、源極和漏極，其中柵極連接到第一輸入端，源極和漏極之一連接到第一電壓線，且源極和漏極的另一個連接到輸出端；第二電晶體具有柵極、源極和漏極，其中柵極連接到第二輸出端，源極和漏極之一連接到第二電壓線，且源極和漏極的另一個連接到輸出端；第三電晶體具有柵極、源極和漏極，其中柵極連接到第一輸入端，源極和漏極之一連接到第二輸入端，且源極和漏極的另一個連接到第三輸入端；第一電容器插入在第五電晶體的柵極與第五電晶體的源極和漏極中不連接到第三電壓線的一個之間；控制裝置中的第四輸入端連接到第三電晶體的源極和漏極中不連接到第二輸入端的一個，且控制裝置中的第二輸出端連接到第二電晶體的柵極，且控制裝置從第二輸出端輸出在第一輸入端和第二輸入端都保持在高電平的時間段期間僅當第三輸入端保持在高電平時允許第二電晶體導通的電壓。(6) 一種根據本技術的實施例的顯示單元，包括顯示部分，包括以行排列的多個掃描線，以列排列的多個信號線和以矩陣排列的多個像素；和驅動部分，具有為每一掃描線提供的一個或多個反相器電路，該驅動部分驅動每一像素。該一個或多個反相器電路包括第一電晶體、第二電晶體和第三電晶體；第一輸入端、第二輸入端和第一輸出端；第一電容器；和包括第三輸入端、第四輸入端和第二輸出端的控制裝置。其中，第一電晶體具有柵極、源極和漏極，其中柵極連接到第一輸入端，源極和漏極之一連接到第一電壓線，且源極和漏極的另一個連接到輸出端；第二電晶體具有柵極、源極和漏極，其中柵極連接到第二輸出端，源極和漏極之一連接到第二電壓線，且源極和漏極的另一個連接到輸出端；第三電晶體具有柵極、源極和漏極，其中柵極連接到第一輸入端，源極和漏極之一連接到第二輸入端，且源極和漏極的另一個連接到第三輸入端；第一電容器插入在第五電晶體的柵極與第五電晶體的源極和漏極中不連接到第三電壓線的一個之間；控制裝置中的第四輸入端連接到第三電晶體的源極和漏極中不連接到第二輸入端的一個，且控制裝置中的第二輸出端連接到第二電晶體的柵極，且控制裝置從第二輸出端輸出在第一輸入端和第二輸入端都保持在高電平的時間段期間僅當第三輸入端保持在高電平時允許第二電晶體導通的電壓。在根據本技術的實施例的反相器電路(5)和(6)以及顯示單元(5)和(6)中，第二輸入端的電壓通過響應於從第一輸入端施加的電壓導通和截止的第三電晶體和控制裝置而提供到第二電晶體的柵極。因此，僅在第一輸入端和第二輸入端都保持在高電平的時間段期間第三輸入端保持在高電平時，才從第二輸出端輸出允許第二電晶體導通的電壓。換句話說，期間第一電晶體和第二電晶體一起導通的時間段可由輸入到第三輸入端的電壓控制。有益地，每一反相器電路⑴到(6)和顯示單元⑴到(6)中的電晶體可以是相同溝道類型。根據本技術的實施例的反相器電路⑴到⑷和顯示單元⑴到(4)，第三電晶體、第四電晶體和第五電晶體的導通和截止操作控制直通電流，使得可以抑制功耗。
根據本技術的實施例的反相器電路(5)和(6)以及顯示單元(5)和(6)，使得可由輸入到控制裝置中的第三輸入端的電壓控制期間第一電晶體和第二電晶體一起導通的時間段，且由此可以抑制功耗。應當理解，上述一般概述及其後的具體說明都是示例性，且意在提供如權利要求所述的本技術的進一步說明。


包括附圖以提供本公開的進一步的理解，併入附圖並構成本說明書的一部分。附示實施例，且與本說明書一起用於解釋本技術的原理。圖I是圖示根據本技術第一實施例的反相器電路的示例的電路圖；圖2是圖示圖I中的反相器電路中的輸入和輸出信號的波形示例的波形圖；圖3是用於描述圖I中的反相器電路的操作示例的電路圖；圖4是用於描述在圖3之後的操作的示例的電路圖；圖5是用於描述在圖4之後的操作的示例的電路圖；圖6是用於描述在圖5之後的操作的示例的電路圖；圖7是用於描述在圖6之後的操作的示例的電路圖；圖8是用於描述在圖7之後的操作的示例的電路圖；圖9是圖示圖I中的反相器電路中的輸入信號的另一示例的電路圖；圖10是圖示圖I和圖9中的反相器電路中的輸入和輸出信號的波形的其他示例的波形圖；圖11是用於描述圖10中的反相器電路的操作示例的電路圖；圖12是用於描述在圖11之後的操作的示例的電路圖；圖13是圖示圖I中的反相器電路的修改的電路圖；圖14是圖示圖9中的反相器電路的修改的電路圖；圖15是用於描述圖13中的反相器電路的操作示例的電路圖；圖16是用於描述在圖15之後的操作的示例的電路圖；圖17是圖示根據本技術第二實施例的反相器電路的示例的電路圖；圖18是圖示圖17中的反相器電路中的輸入和輸出信號的波形示例的波形圖19是用於描述圖17中的反相器電路的操作示例的電路圖；圖20是用於描述在圖19之後的操作的示例的電路圖；圖21是用於描述在圖20之後的操作的示例的電路圖；圖22是用於描述在圖21之後的操作的示例的電路圖；圖23是用於描述在圖22之後的操作的示例的電路圖；圖24是用於描述在圖23之後的操作的示例的電路圖；圖25是圖示圖17中的反相器電路的修改的電路圖；圖26圖不作為根據任何一個實施例和修改的反相器電路的應用的不例的顯不單 元的示意性配置；圖27是圖不圖26中的與線驅動電路和像素電路的不例的電路圖；圖28是圖示同步信號和施加到寫線的信號的波形示例的波形圖；圖29是圖示圖26中的寫線驅動電路中包括的反相器電路的示例的電路圖；圖30是圖示圖29中的反相器電路中的輸入和輸出信號的波形示例的波形圖；圖31是圖示圖26中的寫線驅動電路中包括的反相器電路的另一示例的電路圖；圖32是圖示根據比較示例的反相器電路的示例的電路圖；圖33是圖示圖32中的反相器電路中的輸入和輸出信號的波形示例的波形圖；圖34是圖示根據比較示例的反相器電路的另一示例的電路圖；圖35是圖示根據比較示例的反相器電路的又一示例的電路圖。
具體實施例方式在下面，將參考附圖具體描述本技術的一些實施例。將以以下次序給出描述。I.第一實施例(具有「5TrlC」配置的反相器電路)2.修改(具有「7TrlC」配置的反相器電路)3.第二實施例(圖17到圖24)4.修改(圖邪)5.應用示例(顯示單元)[I.第一實施例][配置]圖I圖示根據本技術第一實施例的反相器電路I的總體配置的示例。反相器電路I實質上反轉輸入到輸入端IN的脈衝信號的信號波形(例如，圖2的(A))，並從輸出端OUT輸出其波形實質上是輸入到輸入端IN的信號波形的反相的脈衝信號(例如，圖2的(D))。反相器電路I可以優選地形成在比如非晶矽和無定形氧化物半導體上，且例如可以具有五個電晶體Tl到T5，該五個電晶體Tl到T5可以是關於彼此相同溝道類型的。反相器電路I除先前提到的五個電晶體Tl到T5之外，還提供有一個電容器Cl、三個輸入端INl、IN2和IN3以及一個輸出端0UT，因此具有「5TrlC」電路配置。在一個實施例中，電晶體Tl對應於「第一電晶體」的具體(而不是限定的)示例。電晶體T2對應於「第二電晶體」的具體(而不是限定的)示例。電晶體T3對應於「第三電晶體」的具體(而不是限定的)示例。電晶體T4對應於「第四電晶體」的具體(而不是限定的)示例。電晶體T5對應於「第五電晶體」的具體(而不是限定的)示例。電容器Cl對應於「電容器」的具體(而不是限定的)示例。輸入端INl對應於「第一輸入端」的具體(而不是限定的)示例。輸入端IN2對應於「第二輸入端」的具體(而不是限定的)示例。輸入端IN3對應於「第三輸入端」的(而不是限定的)示例。
電晶體Tl到T5是關於彼此相同溝道類型的薄膜電晶體(TFT)。電晶體Tl到T5中的每一個例如可以是N溝道MOS (金屬氧化物半導體)類型的薄膜電晶體。電晶體Tl的導通電阻可以小於電晶體T2的導通電阻。更優選地，電晶體Tl的導通電阻可以充分地小於電晶體T2的導通電阻。電晶體Tl例如可以響應於輸入端INl的電壓(以下稱為「輸入電壓Vin」)和低壓線LI的電壓Vss之間的電位差(或其等效物)，進行和斷開輸出端OUT和低壓線LI之間的電連接。電晶體Tl的柵極電連接到輸入端IN1。電晶體Tl的源極或者漏極電連接到低壓線LI，且電晶體Tl的源極和漏極中不連接到低壓線LI的一個的端子電連接到輸出端OUT。電晶體T2例如可以響應於電晶體T4的源極和漏極中不連接到電晶體T5的一個的端子(以下稱為「端子A」)的電壓和輸出端OUT的電壓(以下稱為「輸出電壓Vout」)之間的電位差(或其等效物)，進行和斷開高壓線L2和輸出端OUT之間的電連接。電晶體T2的柵極電連接到電晶體T4的端子A。電晶體T2的源極或者漏極電連接到輸出端0UT，且電晶體T2的源極和漏極中不連接到輸出端OUT的一個的端子電連接到高壓線L2。電晶體T3例如可以響應於輸入電壓Vin和低壓線LI的電壓之間的電位差(或其等效物)，進行和斷開電晶體T2的柵極和低壓線LI之間的電連接。電晶體T3的柵極電連接到輸入端IN1。電晶體T3的源極或者漏極電連接到低壓線LI，且電晶體T3的源極和漏極中不連接到低壓線LI的一個的端子電連接到電晶體T2的柵極。換句話說，電晶體Tl和T3連接到關於彼此相同的電壓線(更具體地，例如，低壓線LI)。因此，電晶體Tl連接到低壓線LI的端子和電晶體T3連接到低壓線LI的端子具有關於彼此相同的電位。電晶體T4例如可以響應於通過輸入端IN2輸入到電晶體T4的柵極的控制信號Vcl，進行和斷開電晶體T5的源極或者漏極(以下稱為「端子B」)和電晶體T2的柵極之間的電連接。電晶體T4的柵極電連接到輸入端IN2。電晶體T4的端子A電連接到電晶體T2的柵極，且電晶體T4的源極和漏極中不同於端子A的一個的端子電連接到電晶體T5的源極或者漏極。電晶體T5例如可以響應於通過輸入端IN3輸入到電晶體T5的柵極的控制信號Vc2，進行和斷開高壓線L3與電晶體T4的源極和漏極中不同於端子A的一個的端子之間的電連接。電晶體T5的柵極電連接到輸入端IN3。電晶體T5的源極或者漏極連接到高壓線L3。電晶體T5的端子B電連接到電晶體T4的源極和漏極中不同於端子A的一個的端子。在一個實施例中，低壓線LI對應於「第一電壓線」和「第三電壓線」的具體(而不是限定的)示例。高壓線L2對應於「第二電壓線」的具體(而不是限定的)示例。高壓線L3對應於「第四電壓線」的具體(而不是限定的)示例。電晶體T5的端子B對應於「第一端子」的具體(而不是限定的)示例。高壓線L2和L3中的每一個連接到輸出高於低壓線LI的電壓的電壓(例如，恆壓)的未示出的電源。當驅動反相器電路I時，高壓線L2具有處於高電平的電壓Vdd。當驅動反相器電路I時，例如，高壓線L3可以具有高電平電壓Vdd。高壓線L3的電壓可以與高壓線L2的電壓相同，或者可以高於高壓線L2的電壓(例如，可以高於高電平電壓Vdd)。在其中高壓線L2和L3的電壓彼此相等的一個實施例中，高壓線L2和L3可以由公共電壓線配置。另一方面，低壓線LI連接到輸出低於高壓線L2和L3的電壓的電壓(例如，恆壓)的未示出的電源。當驅動反相器電路I時，低壓線LI具有處於低電平的電壓Vss ( < vdd)。輸入端IN2連接到輸出預定脈衝信號的未示出的電源SI。輸入端IN3連接到輸出預定脈衝信號的未示出的電源S2。如圖2的部分⑶圖示，例如，電源SI可以在從輸入電壓Vin的上升直到輸入電壓Vin的下降為止的預定時間段期間，輸出低電平電壓Vss作為控制信號Vcl。圖2的部分(B)圖示其中對於比輸入電壓Vin連續地具有高電平電壓Vdd的時間段更長的時間段，電源SI輸出低電平電壓Vss作為控制信號Vcl的示例。並且，如圖2的部分⑶圖示的，例如，電源SI可以在如上所述的時間段以外的時間段期間，輸出高電平電壓Vdd作為控制信號Vcl。 另一方面，如圖2的部分(C)圖示的，對於比輸入電壓Vin連續地具有高電平電壓vdd的時間段更短的時段，電源S2可以輸出其中交替地重複高電平電壓Vdd和低電平電壓Vss的脈衝信號作為控制信號Vc2。並且，例如，電源S2可以輸出控制信號Vc2以使得電晶體T4和T5在其中輸入電壓Vin具有高電平電壓Vdd的時間段期間不一起導通(不能保持一起導通)，如圖2的部分(C)圖示的。更具體地，例如，電源S2可以在其中輸入電壓Vin具有高電平電壓Vdd且其中施加到輸入端IN2的控制信號Vcl是高電平電壓Vdd的時間段期間，輸出低電平電壓Vss作為控制信號Vc2，如圖2的部分(C)圖示的。如此處使用的，措詞「其中輸入電壓Vin具有高電平電壓Vdd的時間段期間」指的是從輸入電壓Vin的上升直到輸入電壓Vin的下降為止的時間段。另外，例如，電源S2可以輸出控制信號Vc2從而允許輸出高電平電壓Vdd的時間段在輸入電壓Vin下降的時間點以外，如圖2的部分(C)圖示的。更具體地，例如，電源可以在輸入電壓Vin已經下降的時間點之後，立即輸出高電平電壓Vdd作為控制信號Vc2，如圖2的部分(C)圖示的。電容器Cl插入在電晶體T2的柵極與電晶體T2的源極和漏極中不連接到高壓線L2的一個的端子(例如，連接到輸出端OUT的電晶體T2的端子)之間。電容器Cl的電容具有當下降電壓提供到輸入端INl且電晶體Tl和T3截止時，在高於由Vss+Vth2定義的電壓並高於由Vdd-Vth4定義的電壓的電壓對電晶體T2的柵極充電的值。Vth2是電晶體T2的閾值電壓，且Vth4的電晶體T4的閾值電壓。應當注意，與比如根據如圖34所示的比較示例的反相器電路20相關，反相器電路I可以等效於其中控制裝置和電容器Cl插入在輸出級中的電晶體Tl和T2與輸入端INl之間的電路。控制裝置包括電晶體T3、T4和T5。控制裝置通過基於輸入電壓Vin和控制信號Vcl及Vc2的電晶體T3、T4和T5的導通和截止操作，控制輸出級中電晶體Tl和T2的導通和截止。更具體地，控制裝置交替地導通電晶體Tl和T2以使得輸出級中的電晶體Tl和T2對於所有時間段都不一起導通。並且，控制裝置與輸入電壓Vin的上升同時或者基本上同時地截止電晶體T2，並在輸入電壓Vin的下降之後立即導通電晶體T2。[操作]現在將參考圖3到圖8描述反相器電路I的操作示例。圖3到圖8是圖示反相器電路I的一系列操作的示例的電路圖。首先，參考圖3，在時間段tl輸入電壓Vin具有低電平電壓Vss且電晶體Tl和T3截止。並且，在時間段tl，將高電平電壓Vdd作為控制信號Vcl施加到輸入端IN2。另外，在時間段tl中，將其中高電平電壓Vdd和低電平電壓Vss以短時段交替地重複的脈衝信號作為控制信號Vc2施加到輸入端IN3。此時，如圖3所示，電晶體T2的柵極電位處於高於由Vdd+Vth2定義的電壓的Vx，由此允許電晶體T2導通且允許電壓Vdd作為輸出電壓Vout輸出(將在後面詳細描述)。另外，Vx高於由Vdd-Vth4定義的電壓，且電流幾乎不從電晶體T2的柵極流到電晶體T4，由此每個節點的電位幾乎不改變。然後，如圖4所示，輸入端IN2的電壓從高電平電壓Vdd改變(S卩，下降)為低電平電壓Vss，且時間段從時間段tl轉變到時間段t2。由此，電晶體T4截止，由此，即使當輸入端IN3的電壓改變為高電平電壓Vdd或者改變為低電平電壓Vss時，每一節點的電位也 未改變且輸出電壓Vout保持為等於電壓Vdd。然後，如圖5所不,輸入電壓Vin從低電平電壓Vss改變(即，上升)到高電平電壓Vdd，且時間段從時間段t2轉變到時間段t3。由此，電晶體Tl和T3導通，且電晶體T2的柵極和輸出端OUT以電壓Vss充電。因此，電晶體T2的柵極和源極之間的電壓Vgs2處於0V，例如，允許電晶體T2截止(其中閾值電壓Vth2高於0V)。另外，即使輸入端IN3的電壓在時間段t3中也改變為高電平電壓Vdd或者低電平電壓Vss，但是因為電晶體T4截止，所以電晶體T2的柵極電位仍保持未改變。換句話說，在時間段t3中直通電流不從高壓線L2流到低壓線LI。在經過預定時間段之後，如圖6所示，當輸入電壓Vin和輸入端IN3的電壓分別具有高電平電壓Vdd和低電平電壓Vss時，輸入端IN2的電壓從低電平電壓Vss改變(S卩，上升)到高電平Vdd，且時間段從時間段t3轉變到時間段t4。由此，電晶體T4導通，允許在電晶體T4和電晶體T5的連接點的電位以電壓Vss充電。應當注意，因為輸入端IN3的電壓具有低電平電壓Vss，所以直通電流在此時也不流動。 然後，如圖7所示，輸入電壓Vin從高電平電壓Vdd改變(S卩，下降)到低電平電壓Vss，且時間段從時間段t4轉變到時間段t5。由此，電晶體Tl和T3中的每一個截止，但是這裡每一節點的電位不改變。然後，如圖8所示，輸入端IN3的電壓從低電平電壓Vss改變(即，上升)到高電平電壓Vdd，且時間段從時間段t5轉變到時間段t6。由此，通過電晶體T4和T5，電晶體T2的柵極電位開始從低電平電壓Vss逐漸上升。當電晶體T2的柵極電位超過由Vss+Vth2定義的電壓時，電壓Vgs2變得高於閾值電壓Vth2。因此電晶體T2導通，由此電流從高壓線L2流動，且電晶體T2的源極電壓(S卩，輸出電壓Vout)開始上升。此時，電容器Cl連接在電晶體T2的柵極和源極連接。因此，電晶體T2的柵極電壓也由於源極電壓的上升而上升。當電晶體T2的柵極電壓變得高於由Vdd-Vth4定義的電壓時，電晶體T4截止，由此電晶體T2的柵極電壓僅由於通過電容器Cl的源極電壓的增加而繼續上升。電晶體T2的柵極電壓最終到達電壓Va，且輸出高電平電壓Vdd作為輸出電壓Vout0因此，在根據本實施例的反相器電路I中，其波形基本上是輸入到輸入端IN的信號波形(例如，圖2的(A))的反相的脈衝信號(例如，圖2的(D))以如上所述的方式從輸出端OUT輸出。[效果]參考圖32，根據比較示例的反相器電路10具有單溝道類型的電路配置，例如，其中串聯連接兩個N溝道MOS電晶體TlO和T20。在該反相器電路10中，例如，當輸入電壓Vin具有電壓Vss時，輸出電壓Vout可能不具有電壓Vdd而是可能具有由Vdd-Vth定義的電壓，如圖33所示。換句話說，輸出電壓Vout包括電晶體T20的閾值電壓Vth。因此，輸出電壓Vout可能由電晶體T20的閾值電壓Vth的變化強烈地影響。為解決該問題，例如，可以考慮 其中電晶體T20的柵極和漏極電氣地隔離，且柵極可以連接到正電壓線L30(高於漏極的電壓Vdd的電壓Vss2( = Vdd+Vth)施加到該正電壓線L30)的措施，如圖34所示，圖34圖示了根據比較示例的反相器電路20。並且，例如，可以考慮其中採用自舉電路配置的措施，如圖35所示，圖35圖示根據比較示例的反相器電路30。但是，在圖32、34和35中圖示的每一電路中，在輸入電壓Vin處於高電平期間，即，直到輸出電壓Vout處於低電平時為止，電流(例如，直通電流)可能通過電晶體TlO和T20從正電壓線L20流到負電壓線L10。因此，反相器電路中的功耗可能變大。相對地，在根據本實施例的反相器電路I中，連接在電晶體T2的柵極和高壓線L3之間的電晶體T4和T5以及連接在電晶體T2的柵極和低壓線LI之間的電晶體T3的導通和截止操作允許電晶體Tl和T2對於所有時間段都不一起導通。因此，在本實施例中，在整個時間段中都不產生直通電流。因此，與比如圖32、34和35中描述的反相器電路相比，可以將功耗保持得低。[2.修改][第一修改]在如上所述的實施例中，將控制信號Vcl施加到輸入端IN2，且將控制信號Vc2施加到輸入端IN3。替代地，例如，控制信號Vc2可以施加到輸入端IN2，且控制信號Vcl可以施加到輸入端IN3，如圖9所示。在第一修改中在整個時間段中也不產生直通電流，使得可以如在如上所述的實施例中那樣將功耗保持得低。[第二修改]在如上所述的實施例中，控制信號Vc2輸入到輸入端IN3從而允許輸出高電平電壓Vdd的時間段在輸入電壓Vin下降的時間點之外。替代地，控制信號Vc2可以輸入到輸入端IN3從而允許輸出高電平電壓Vdd的時間段包括輸入電壓Vin下降的時間點。例如，可以緊接在輸入電壓Vin下降之前，將高電平電壓Vdd作為控制信號Vc2輸入到輸入端IN3，例如，如圖10所示。並且，雖然未示出，例如，可以在輸入電壓Vin的下降的同時或基本上同時將高電平電壓Vdd作為控制信號Vc2輸入到輸入端IN3。換句話說，可以略微存在其中輸入端IN1、IN2和IN3的電壓在彼此當中具有高電平電壓Vdd的時間段(以下稱為重疊時間段)。在下面，將描述重疊時間段中的操作。如圖11所示，在輸入端INl和IN2的電壓都具有高電平電壓Vdd的時間段t4中，輸入端IN3的電壓從低電平電壓Vss改變(S卩，上升)到高電平Vdd，且時間段從時間段t4轉變到時間段t7。此時，輸入端IN2和IN3 二者的電壓都具有高電平電壓Vdd，由此電晶體T4和T5中的每一個導通。由此，電流通過電晶體T3、T4和T5從高壓線L3流到低壓線LI，允許電晶體T2的柵極電位處於電壓Vb。這裡，電壓Vb高於由Vss+Vth2定義的電壓，允許電晶體T2也導通，且允許電流通過電晶體Tl和T2從高壓線L2流到低壓線LI。因此，輸出電壓Vout從低電平電壓Vss改變為由Vss+ A V定義的電壓，其中當電晶體Tl的導通電阻充分地小於電晶體T2的導通電阻時，AV幾乎等於零。緊接在此後，輸入電壓Vin從高電平電壓Vdd改變(S卩，下降)到低電平電壓Vss，且時間段從時間段t7轉變到時間段t8。由此，電晶體Tl和T3截止。這裡，在電晶體T2的柵極和源極之間的電壓Vgs2等於或者高於閾值電壓Vth2，由此電流從高壓線L2流動，如圖12所示。因此，電晶體T2的柵極電壓不僅由於涉及電晶體T4和T5的寫，而且由於通過電容器Cl的源極電壓的上升而上升(例如，上升對應於在圖中的AV2的量)，且最終輸出高電平電壓Vdd作為輸出電壓Vout。因此，電晶體T2的柵極電壓在輸出電壓Vout從低電平電壓Vss改變為高電平電壓Vdd時可以預先設置為高，以允許輸出電壓Vout的瞬變特性是快速的。因此，這使得可以以高速操作反相器電路I。
[第三修改]在如上所述的第二修改中，直通電流可以在從緊接在輸入電壓Vin的下降之前的時間點直到緊接在輸入電壓Vin的下降之後的時間點的小時間段期間流過電晶體Tl和T2，如圖11所示。總的來說，反相器電路通常用作驅動負載的緩衝器。因此，形成其輸出級的電晶體通常設計為尺寸大的(即，設計以減小電阻)。因此，很可能儘管在短時間段內，當直通電流流過電晶體Tl和T2時，直通電流增加到大的程度，如圖11所示。為解決該問題，優選地另外在圖I和圖9圖示的任何一個反相器電路的輸出級中提供電晶體T6和17，例如，如圖13和圖14所示。在第三修改中，例如，電晶體T2可以響應於在電晶體T4的源極或者漏極的電壓與電晶體T7的柵極電壓之間的電位差(或其等效物)，進行和斷開高壓線L4和電晶體T7的柵極之間的電連接。電晶體T2的柵極電連接到電晶體T4的源極或者漏極。電晶體T2的源極和漏極之一電連接到高壓線L4，且電晶體T2的源極和漏極中的另一個電連接到電晶體17的柵極。例如，電晶體T6可以響應於在輸入端INl的電壓與低壓線LI的電壓之間的電位差(或其等效物)，進行和斷開輸出端OUT和低壓線LI之間的電連接。電晶體T6的柵極電連接到輸入端IN1。電晶體T6的源極和漏極之一電連接到低壓線LI，且電晶體T6的源極和漏極中的另一個電連接到輸出端OUT。例如，電晶體17可以響應於在柵極電壓與輸出端OUT的電壓之間的電位差(或其等效物)，進行和斷開高壓線L2和輸出端OUT之間的電連接。電晶體T7的柵極電連接到電晶體T2的源極和漏極中不連接到高壓線L2的一個的端子。並且，電晶體T7的源極和漏極之一電連接到高壓線L2，且電晶體T7的源極和漏極中的另一個電連接到輸出端OUT。高壓線L4連接到輸出高於高壓線L2的電壓的電壓(例如，恆壓)的未示出的電源。當驅動反相器電路I時，高壓線L2具有電壓Vcc。優選地，高壓線L3的電壓Vcc高於由Vdd+Vth7定義的電壓，其中Vth7是電晶體17的閾值電壓。在一個實施例中，電晶體T6對應於「第六電晶體」的具體(而不是限定的)示例。電晶體T7對應於「第七電晶體」的具體(而不是限定的)示例。高壓線L2對應於「第六電壓線」的具體(而不是限定的)示例。高壓線L4對應於「第二電壓線」的具體(而不是限定的)示例。圖15和圖16圖示當在第三修改中提供如上所述的重疊時間段時反相器電路I的操作示例。如圖15所示，在輸入端INl和IN2的電壓都具有高電平電壓Vdd的時間段t4中，輸入端IN3的電壓從低電平電壓Vss改變(S卩，上升)到高電平Vdd，且時間段從時間段t4轉變到時間段t7。由此，電流從高壓線L3通過電晶體T3、T4和T5流到低壓線LI，允許電晶體T2的柵極電位處於電壓Vb。這裡，電壓Vb高於由Vss+Vth2定義的電壓，允許電晶體T2導通，且允許電流從高壓線L2流到低壓線LI。因此，輸出電壓Vout從低電平電壓Vss 改變為由Vss+A V定義的電壓，其中當電晶體Tl的導通電阻充分地小於電晶體T2的導通電阻時A V幾乎等於零。並且，因為AV小於電晶體17的閾值電壓且電晶體17不導通，所以直通電流不流到最終級。緊接在此後，輸入電壓Vin從高電平電壓Vdd改變(S卩，下降)到低電平電壓Vss，且時間段從時間段t7轉變到時間段t8。由此，電晶體Tl、T3和T6截止。這裡，在電晶體T2的柵極和源極之間的電壓Vgs2等於或者高於閾值電壓Vth2，由此電流從高壓線L4流動，如圖16所示。因此，電晶體T2的柵極電壓不僅由於涉及電晶體T4和T5的寫，而且由於通過電容器Cl的源極電壓的上升而上升(例如，上升對應於在圖中的AV2的量)。作為電晶體T2的柵極電壓上升的結果，電晶體T7的柵極電壓最終到達高電平電壓Vdd。此時，電晶體T7在當電晶體T2的柵極和源極之間的電壓變得等於或者高於閾值電壓Vth7時的階段導通，且因此輸出高電平電壓Vdd作為輸出電壓Vout。應當注意，可以通過允許電晶體T2的柵極和源極之間的電壓Vgs2等於或者高於閾值電壓Vth2，而快速增加電晶體T7的柵極電壓的瞬變特性。另外，電晶體T7的瞬變特性的快速增加允許輸出電壓Vout的瞬變特性也快速增加。因此，這使得可以以高速操作反相器電路I。並且，向反相器電路I的下遊級提供直通電流不流過的電晶體T6和！'7。這使得可以避免當負載連接到反相器電路I的輸出端OUT時直通電流增加。此外，可以在其中不提供重疊時間段的一個實施例中消除在整個時間段中的直通電流。[3.第二實施例]在下文中，將參考圖17到圖25描述本技術的第二實施例。注意到，與如上所述的第一實施例相同的或等效的要素可以以相同的附圖標記表示，且可以不詳細描述。[配置]圖17圖示根據本技術第二實施例的反相器電路I的總體配置的示例。反相器電路I實質上轉化輸入到輸入端IN的脈衝信號的信號波形(例如，圖18的(A))，並從輸出端OUT輸出其波形實質上是輸入到輸入端IN的信號波形的反相的脈衝信號(例如，圖18的(D))。反相器電路I可以優選地形成在比如非晶矽和無定形氧化物半導體上，且例如可以具有七個電晶體Tl到17，該七個電晶體Tl到17可以是關於彼此相同溝道類型的。反相器電路I除先前提到的七個電晶體Tl到T7之外，還提供有三個電容器Cl、C2和C3、三個輸入端INI、IN2和IN3以及一個輸出端0UT，且因此具有「7Tr3C」電路配置。在一個實施例中，電晶體Tl對應於「第一電晶體」的具體(而不是限定的)示例。電晶體T2對應於「第二電晶體」的具體(而不是限定的)示例。電晶體T3對應於「第三電晶體」的具體(而不是限定的)示例。電晶體T4對應於「第四電晶體」的具體(而不是限定的)示例。電晶體T5對應於「第五電晶體」的具體(而不是限定的)示例。電晶體T6對應於「第六電晶體」的具體(而不是限定的)示例。電晶體T7對應於「第七電晶體」的具體(而不是限定的)示例。電容器Cl對應於「第一電容器」的具體(而不是限定的)示例。電容器C2對應於「第二電容器」的具體(而不是限定的)不例。輸入端INl對應於「第一輸入端」的具體(而不是限定的)示例。輸入端IN2對應於「第二輸入端」的具體(而不是限定的)示例。輸入端IN3對應於「第三輸入端」的(而不是限定的)示例。輸出端OUT對應於「第一輸出端」的具體(而不是限定的)示例。電晶體Tl到T7是關於彼此相同溝道類型的薄膜電晶體(TFT)。例如，電晶體Tl到17中的每一個可以是N溝道MOS (金屬氧化物半導體)類型的薄膜電晶體。例如，電晶體Tl可以響應於輸入端INl的電壓(以下稱為「輸入電壓Vinl」)和 低壓線LI的電壓Vss之間的電位差(或其等效物)，進行和斷開輸出端OUT和低壓線LI之間的電連接。電晶體Tl的柵極電連接到輸入端IN1。電晶體Tl的源極或者漏極電連接到低壓線LI，且電晶體Tl的源極和漏極中不連接到低壓線LI的一個的端子電連接到輸出端OUT。例如，電晶體T2可以響應於電晶體T5的源極和漏極中不連接到電晶體T6的一個的端子(以下稱為「端子A」)的電壓和輸出端OUT的電壓(以下稱為「輸出電壓Vout」)之間的電位差(或其等效物)，進行和斷開高壓線L2和輸出端OUT之間的電連接。電晶體T2的柵極電連接到電晶體T5的端子A。電晶體T2的源極或者漏極電連接到輸出端0UT，且電晶體T2的源極和漏極中不連接到輸出端OUT的一個的端子電連接到高壓線L2。例如，電晶體T3可以響應於輸入電壓Vinl與輸入端IN2的電壓(以下稱為「輸入電壓Vin2」)之間的電位差(或其等效物)，進行和斷開電晶體T6的柵極和輸入端IN2之間的電連接。電晶體T3的柵極電連接到輸入端IN1。電晶體T3的源極或者漏極電連接到輸入端IN2，且電晶體T3的源極和漏極中不連接到輸入端IN2的一個的端子電連接到電晶體T6的柵極。例如，電晶體T4可以響應於輸入端IN3的電壓(以下稱為「輸入電壓Vin3」)和輸入電壓Vin2之間的電位差(或其等效物)，進行和斷開電晶體T5的柵極和輸入端IN2之間的電連接。電晶體T4的柵極電連接到輸入端IN3。電晶體T4的源極或者漏極電連接到電晶體T5的柵極，且電晶體T4的源極和漏極中不連接到電晶體T5的柵極的一個的端子電連接到輸入端IN2。例如，電晶體T5可以響應於電晶體T5的柵極電壓，進行和斷開電晶體T6的源極或者漏極(以下稱為「端子B」)和電晶體T2的柵極之間的電連接。電晶體T5的柵極電連接到電晶體T4的源極和漏極中不連接到輸入端IN2的一個的端子。電晶體T5的端子A電連接到電晶體T2的柵極，且電晶體T5的源極和漏極中不同於端子A的一個端子電連接到電晶體T6的端子B。例如，電晶體T6可以響應於電晶體T6的柵極電壓和端子B之間的電位差(或其等效物)，進行和斷開高壓線L3和端子B之間的電連接。電晶體T6的柵極電連接到電晶體T3的源極和漏極中不連接到輸入端IN2的一個的端子。電晶體T6的端子B電連接到電晶體T5的源極和漏極中不同於端子A的一個端子，且電晶體T6的源極和漏極中不同於端子B的一個端子電連接到高壓線L3。例如，電晶體17可以響應於輸入電壓Vinl和低壓線LI的電壓之間的電位差(或其等效物)，進行和斷開電晶體T2的柵極和低壓線LI之間的電連接。電晶體T7的柵極電連接到輸入端IN1。電晶體T7的源極或者漏極連接到電晶體T2的柵極，且電晶體T7的源極和漏極中不連接到電晶體T2的柵極的一個端子電連接到低壓線LI。在一個實施例中，低壓線LI對應於「第一電壓線」和「第四電壓線」的具體(而不是限定的)示例。高壓線L2對應於「第二電壓線」的具體(而不是限定的)示例。高壓線L3對應於「第三電壓線」的具體(而不是限定的)示例。電晶體T6的端子B對應於「第一端子」的具體(而不是限定的)示例。高壓線L2和L3中的每一個連接到輸出高於低壓線LI的電壓的電壓(例如，恆 壓)的未示出的電源。當驅動反相器電路I時，高壓線L2具有處於高電平的電壓Vdd。當驅動反相器電路I時，高壓線L3具有高於高電平電壓Vdd的電壓Vcc。優選地，高壓線L3的電壓Vcc高於由Vdd+Vth2定義的電壓，其中Vth2是電晶體T2的閾值電壓。另一方面，低壓線LI連接到輸出低於高壓線L2和L3的電壓的電壓(例如，恆壓)的未示出的電源。當驅動反相器電路I時，低壓線LI具有處於低電平的電壓Vss ( < vdd)。輸入端IN2連接到輸出預定脈衝信號的未示出的電源SI。輸入端IN3連接到輸出預定脈衝信號的未示出的電源S2。如圖18的部分⑶圖示，例如，電源SI可以在從輸入電壓Vinl的上升直到輸入電壓Vinl的下降為止的預定時間段期間，輸出低電平電壓Vss作為控制信號。圖18的部分(B)圖示其中對於比輸入電壓Vinl連續地具有高電平電壓Vdd的時間段更長的時間段，電源SI輸出低電平電壓Vss作為控制信號的示例。並且，如圖18的部分⑶圖示的，在如上所述的時間段以外的時間段期間，即，在包括輸入電壓Vinl下降的時間點的預定時間段期間，電源SI可以輸出高電平電壓Vdd作為控制信號。另一方面，如圖18的部分(C)圖示的，對於比輸入電壓Vin連續地具有高電平電壓Vdd的時間段更短的時段，電源S2可以輸出其中交替地重複高電平電壓Vdd和低電平電壓Vss的脈衝信號作為控制信號。電源S2輸出控制電晶體T2的柵極電壓的信號，以允許電晶體T2不在輸入電壓Vinl和Vin2都具有高電平電壓Vdd的整個時間段內導通。例如，電源S2可以在作為輸入電壓Vinl和Vin2都具有高電平電壓Vdd的時間段(時間段AT)的一部分的時間段中輸出高電平電壓Vdd，並在時間段AT中的時間段以外的時間段中輸出低電平電壓Vss，如圖18的部分(C)圖示的。同時,例如，電源S2可以輸出控制信號從而允許輸出高電平電壓Vdd的時間段包括輸入電壓Vin下降的時間點，如圖18的部分(C)圖示的。例如，電源S2可以在輸入電壓Vinl的下降之前,立即輸出其峰值(crest value)是高電平電壓Vdd的脈衝,如圖18的部分(C)圖示的。更具體地，例如，電源S2在包括輸入電壓Vinl從高電平電壓Vdd下降到低電平電壓Vss的時間點的預定時間段期間輸出其峰值是電壓Vdd的脈衝，且在時間段AT期間不輸出其他脈衝(例如，輸出低電平電壓Vss)，如圖18的部分(C)圖示的。電容器Cl插入在電晶體T2的柵極與電晶體T2的源極和漏極中不連接到高壓線L2的一個端子(例如，電晶體T2連接到輸出端OUT的端子)之間。當將下降電壓提供到輸入端INl且電晶體Tl和T7截止時，電容器Cl的電容具有電晶體T2的柵極以高於由Vss+Vth2定義的電壓充電的值，其中Vth2是電晶體T2的閾值電壓。電容器C2插入在電晶體T6的柵極和電晶體T6的端子B之間。電容器C3插入在電晶體T5的柵極和電晶體T5的源極和漏極中連接到電晶體T6的端子B的一個端子之間。應當注意，反相器電路I可以等效於其中與比如根據如圖34所示的比較示例的反相器電路20相關的，控制裝置10、電晶體T3和電容器Cl插入在輸出級中的電晶體Tl和T2與輸入端INl之間的電路。如圖17所示，例如，控制裝置10可以包括四個電晶體T4到T7、兩個電容器C2和C3以及一個輸入端IN3。例如，控制裝置10可以具有四個端子Pl到P4和輸入端IN3，如圖17所示。端子Pl電連接到電晶體T6的柵極，端子P2電連接到輸入端INl，且端子P3電連接到輸入端IN2。端子P4電連接到電晶體T2的柵極。換句話說，對於控制裝置10，三個端子Pl到P3等效於輸入端或者每個用作輸入端。並且，對於控制裝置10，端子P4等效於輸出端或者用作輸出 端。應當注意，四個端子Pl到P4是概念上的且當控制裝置10概念地定義為反相器電路I中的特定功能塊時不涉及物理端子。在一個實施例中，控制裝置10對應於「控制裝置」的具體(而不是限定的)示例。端子Pl對應於「第四輸入端」的具體(而不是限定的)示例。端子P4對應於「第二輸出端」的具體(而不是限定的)示例。控制裝置10通過基於輸入電壓Vinl和Vin2以及輸入端IN3的電壓(以下稱為「輸入電壓Vin3」)的電晶體T4到17的導通和截止操作，控制輸出級中電晶體Tl和T2的導通和截止。例如，控制裝置10在其中輸入電壓Vinl和Vin2都具有高電平電壓Vdd的時間段期間，僅當輸入電壓Vin3具有高電平電壓Vdd時，從端子P4輸出導通電晶體Tr2的電壓，如圖18所示。更具體地，如圖18所示，控制裝置10可以在包括輸入電壓Vinl從高電平電壓Vdd下降到低電平電壓Vss的時間點的預定時間段期間，從端子P4輸出導通電晶體T2的脈衝，且可以不在時間段AT期間輸出其他脈衝(例如，從端子P4輸出截止電晶體T2的電壓)。[操作]現在將參考圖19到圖24描述反相器電路I的操作示例。圖19到圖24是圖示反相器電路I的一系列操作的示例的電路圖。首先，參考圖19，在時間段tl中，輸入電壓Vin具有低電平電壓Vss且電晶體Tl、T3和17截止。並且，在時間段tl中，將高電平電壓Vdd作為控制信號施加到輸入端IN2。另外，在時間段tl中，其中高電平電壓Vdd和低電平電壓Nss以短時段交替地重複的脈衝信號作為控制信號施加到輸入端IN3。此時，如圖19所示，電晶體T2的柵極電位處於高於由Vdd+Vth2定義的電壓的Vx，由此允許電晶體T2導通且允許電壓Vdd作為輸出電壓Vout輸出。並且，電晶體T6的柵極電壓具有電位Vy，且電晶體T6的柵極-源極電壓高於閾值電壓Vth6，由此電晶體T6的源極電壓具有電壓Vdd。因此，提供到電晶體T5的柵極-源極電壓沒能超過電晶體T4的閾值電壓，允許電晶體T5不導通且允許電晶體T2的柵極電壓保持電壓Vx。然後，如圖20所示，輸入電壓Vin2從高電平電壓Vdd改變(S卩，下降)到低電平電壓Nss,且時間段從時間段tl轉變到時間段t2。這裡，輸入電壓Vinl具有低電平電壓Nss,由此電晶體Tr3保持截止。當在時間段t2中輸入電壓Vin3已改變為具有高電平電壓Vdd時，電晶體T5的柵極電壓改變為低電平電壓Vss，將其量(S卩，電壓改變量)通過電容器C3提供到電晶體T6的源極，以改變電晶體T6的源極電壓。但是，電容器C2連接在電晶體的柵極和源極之間，由此電晶體T6的柵極-源極電壓保持未改變，且電晶體T6的源極電壓在經過預定時間段之後到達高電平電壓Vdd。並且，即使當電晶體T5的柵極電壓已改變為具有低電平電壓Vss時，電晶體T5也保持截止。因此，電晶體T2的柵極電位處於Vx，且輸出電壓Vout保持具有高電平電壓Vdd。然後，如圖21所示，輸入電壓Vinl從低電平電壓Vss改變(S卩，上升)到高電平電壓Vdd，且時間段從時間段t2轉變到時間段t3。由此，電晶體Tl、T3和T4導通，且電晶體T2的柵極和輸出端OUT以電壓Vss充電，且電晶體T2截止。這裡，輸入電壓Vin2具有電壓Vss，且因此電晶體T6的柵極電壓也具有電壓Vss。另外，即使輸入電壓Vin3也在時間段t3中重複交替地具有高電平電壓Vdd和低電平電壓Vss，但是每個節點的電壓值也不因此而改變。在經過預定時間段之後，如圖22所示，當輸入電壓Vinl和輸入電壓Vin3分別具 有高電平電壓Vdd和低電平電壓Vss時，輸入電壓Vin2從低電平電壓Vss改變(即，上升)到高電平Vdd，且時間段從時間段t3轉變到時間段t4。這裡，電流從輸入電壓Vin2流過電晶體T3，且電晶體T6的柵極電壓從低電平電壓Vss增加。電晶體T6的柵極電壓在經過預定時間段之後到達由Vdd-Vth3定義的電位，其中Vth3是電晶體T3的閾值電壓。然後，如圖23所示，輸入電壓Vin3從低電平電壓Vss改變(S卩，上升)到高電平電壓Vdd，且時間段從時間段t4轉變到時間段t5。由此，電晶體T4導通，且電晶體T5的柵極電壓改變為具有由Vdd-Vth4定義的電壓，其中Vth4是電晶體T4的閾值電壓。這裡，輸A電壓Vinl具有高電平電壓Vdd。因此，電晶體T7導通，且電晶體T2的柵極電壓具有低電平電壓Vss，允許電晶體T5導通。因此，直通電流從高壓線L3流過電晶體T6、T5和17，且在經過預定時間段之後，電晶體T6的源極電壓到達電壓Va，且電晶體T2的柵極電壓到達電壓Vb。這裡，當電晶體T2的柵極-源極電壓(Vb-Vss)低於電晶體T2的閾值電壓Vth2時，電流不從高壓線L2流到低壓線LI。此時，應當注意，將電晶體T5的柵極電壓的變化通過電容器C3提供到電晶體T6的源極。但是，因為如上所述電晶體T5和T7導通，所以電晶體T6的源極電壓的變化不影響驅動。然後，如圖24所示，輸入電壓Vinl最終從高電平電壓Vdd改變(S卩，下降)到低電平電壓Vss，且時間段從時間段t5轉變到時間段t6。由此，電晶體T3和17截止。這裡，電流從高壓線L3流過電晶體T6、T5和T7，由此增加電晶體T6的源極電壓和電晶體T2的柵極電壓。將電晶體T6的源極電壓的變化通過電容器C3提供到電晶體T5的柵極電壓，由此電晶體T5的柵極電壓增加以到達電壓Vz。並且，當電晶體T2的柵極電壓超過由Vss+Vth2定義的電壓時，電晶體T2的柵極-源極電壓變得高於閾值電壓Vth2，允許電晶體T2導通。因此，電流從高壓線L2流到電晶體T2，由此電晶體T2的源極電壓(輸出電壓Vout)開始上升。這裡，電容器Cl連接在電晶體T2的柵極和源極之間。因此，電晶體T2的柵極電壓也由於源極電壓的上升而上升。當電晶體T2的柵極電壓變得高於由Vz-Vth5定義的電壓時，電晶體T5截止，由此電晶體T2的柵極電壓僅由於源極電壓通過電容器Cl的增加而繼續上升。電晶體T2的柵極電壓最終到達電壓Vx，且輸出高電平電壓Vdd作為輸出電壓Vout。
因此，在根據本實施例的反相器電路I中，其波形基本上是輸入到輸入端INl的信號波形(例如，圖18的(A))的反相的脈衝信號(例如，圖18的(D))以如上所述的方式從輸出端OUT輸出。[效果]參考圖32，根據比較示例的反相器電路10具有單溝道類型的電路配置，例如，其中串聯連接兩個N溝道MOS電晶體TlO和T20。在該反相器電路10中，例如，當輸入電壓Vin具有電壓Vss時，輸出電壓Vout可能不具有電壓Vdd而是可能具有由Vdd-Vth定義的電壓，如圖33所示。換句話說，輸出電壓Vout包括電晶體T20的閾值電壓Vth。因此，輸出電壓Vout可能由電晶體T20的閾值電壓Vth的變化強烈地影響。為解決該問題，例如，可以考慮其中電晶體T20的柵極和漏極電氣地隔離，且柵極可以連接到正電壓線L30(高於漏極的電壓Vdd的電壓Vss2( = Vdd+Vth)施加到該正電壓線L30)的措施，如圖34所示，圖34圖示了根據比較示例的反相器電路20。並且，例如，可 以考慮其中採用自舉電路配置的措施，如圖35所示，圖35圖示根據比較示例的反相器電路30。但是，在圖32、34和35中圖示的每一電路中，在輸入電壓Vin處於高電平期間，即，直到輸出電壓Vout處於低電平時為止，電流(例如，直通電流)可能通過電晶體TlO和T20從正電壓線L20流到負電壓線L10。因此，反相器電路中的功耗可能變大。相對地，在根據本實施例的反相器電路I中，將輸入電壓Vin2通過響應於從輸入端INl施加的電壓而導通和截止的電晶體T3和控制裝置10提供到電晶體T2的柵極。因此，僅當在其中輸入電壓Vinl和輸入電壓Vin2都具有(或者保持在)高電平電壓Vdd的時間段期間，輸入電壓Vin3具有(或者保持在)高電平電壓Vdd時，將導通電壓施加到電晶體Tl和電晶體T2中的每一個的柵極。換句話說，電晶體Tl和T2 —起導通的時間段可由輸入電壓Vin3控制。因此，與比如圖32、34和35中描述的反相器電路相比，可以將功耗保持得低。[4.修改]在如上所述的實施例中，電容器C3提供在電晶體T5的柵極和漏極之間。這可以允許將電晶體T6的源極電壓的上升通過電容器C3提供到電晶體T5的柵極，使得電晶體T5的柵極電壓高於由Vdd+Vth5定義的電壓。因此，當連接到電晶體T6的漏極的高壓線L3由高壓線L2替代時，電晶體T5可以在時間段t6期間導通，使得電晶體T2的柵極電壓具有高電平電壓Vdd。這可以防止輸出電壓Vout具有高電平電壓Vdd。為解決該問題，在如上所述的實施例中可以去除電容器C3且可以由高壓線L2替代高壓線L3，如圖25所示。在本修改中，不將電晶體T6的源極電壓的增加提供到電晶體T5的柵極，且電晶體T5的柵極電壓具有由Vdd-Vth5(<Vdd)定義的電壓。因此，當電晶體T2的柵極電壓和電晶體T6的源極電壓超過由Vdd-Vth4-Vth5定義的電壓時，電晶體T5截止。這使得因此在時間段t6期間可以增加電晶體T2的柵極電壓以高於由Vdd+Vth2定義的電壓，且可以輸出電壓Vdd作為輸出電壓Vout。[5.應用示例]圖26圖不用作根據如上所述的實施例和修改的任何一個的反相器電路I的應用示例之一的顯示單元100的總體配置的示例。例如，顯示單元100可以包括顯示面板110和驅動顯示面板110的驅動電路120。在一個實施例中，顯示面板110對應於「顯示部分」的具體(而不是限定的)示例。驅動電路120對應於「驅動部分」的具體(而不是限定的)示例。[顯示面板110]顯示面板110具有其中二維地排列多個顯示像素114的顯示區域110A。顯示面板110由於由驅動電路120驅動的每一顯示像素114而在顯示區域IlOA中顯示畫面。每一顯示像素114可以包括彼此相鄰的三個像素113RU13G和113B。在下面，術語「像素113」用作在適當時集合地指各個像素113RU13G和113B的統稱。像素113R包括有機EL器件IllR和像素電路112。像素113G包括有機EL器件IllG和像素電路112。像素113B包括有機EL器件IllB和像素電路112。有機EL器件 IllR用作發紅光的有機EL器件。有機EL器件IllG用作發綠光的有機EL器件。有機EL器件IllB用作發藍光的有機EL器件。在下面，術語「有機EL器件111」用作在適當時集合地指各個有機EL器件111RU11G和IllB的統稱。圖27圖示顯示區域IlOA中的電路配置的示例和之後描述的寫線驅動電路124的示例。顯示區域IlOA具有其中成對地二維排列多個像素電路112和多個有機EL器件111的配置。例如，每一像素電路112可以包括控制流入有機EL器件111的電流的驅動電晶體TlOO ;將信號線DTL的電壓寫入驅動電晶體TlOO的寫電晶體T200 ;和保持電容器Cs，且因此具有具有「2TrlC」電路配置。例如，驅動電晶體TlOO和寫電晶體T200中的每個可以由N溝道MOS薄膜電晶體(TFT)配置。例如，在一個實施例中，驅動電晶體TlOO或者寫電晶體T200可以由P溝道MOS TFT配置。在顯示區域IlOA中，以行排列多條寫線WSL，且以列排列多條信號線DTL。在一個實施例中，寫線WSL對應於「掃描線」的具體(而不是限定的)示例。另外，在顯示區域IlOA中沿寫線WSL以行排列多條電源線PSL (電源電壓提供到其的部件)。在每一信號線DTL和每一寫線WSL的交叉點附近的每個部分提供有一個有機EL器件111。每條信號線DTL連接到之後描述的信號線驅動電路123的輸出端和寫電晶體T200的漏極電極和源極電極中的一個電極。每條寫線WSL連接到之後描述的寫線驅動電路124的輸出端和寫電晶體T200的柵極電極。每條電源線PSL連接到之後描述電源線驅動電路125的輸出端和驅動電晶體TlOO的漏極電極和源極電極中的一個電極。寫電晶體T200的漏極電極和源極電極中不連接到信號線DTL的一個電極連接到驅動電晶體TlOO的柵極電極和保持電容器Cs的一端。驅動電晶體TlOO的漏極電極和源極電極中不連接到電源線PSL的一個電極以及保持電容器Cs的另一端連接到未示出的有機EL器件111的陽極電極。例如，有機EL器件111的陰極電極可以連接到地線GND。[驅動電路120]現在將參考圖26、27和28描述驅動電路120中的各個電路。圖28圖示同步信號和從驅動電路120輸出到每一寫線WSL的信號的波形示例。驅動電路120提供有定時產生電路121、圖像信號處理電路122、信號線驅動電路123、寫線驅動電路124和電源線驅動電路125。並且，驅動電路120提供有根據如上所述的實施例和修改中的任何一個的電源(例如，連接到低壓線LI的電源和比如連接到高壓線L2、L3和L4的電源，或者比如連接到高壓線L2和L3的電源)。
定時產生電路121控制圖像信號處理電路122、信號線驅動電路123、寫線驅動電路124和電源線驅動電路125從而允許它們彼此結合地操作。例如，定時產生電路121可以響應於或者與從外部輸入的同步信號120B同步地輸出控制信號121A到先前描述的每一電路。圖像信號處理電路122關於從外部輸入的圖像信號120A執行預定校正，並輸出校正之後的圖像信號122A到信號線驅動電路123。預定校正可以是比如伽馬校正、過驅動校正和其它適當的校正方案。信號線驅動電路123響應於或者與控制信號121A的輸入同步地，將從圖像信號處理電路122提供的圖像信號122A應用於每一信號線DTL，由此將圖像信號122A寫入經過選擇的像素113中。此處使用的比如「寫入」的術語是指將預定電壓施加到驅動電晶體TlOO的柵極。
例如，信號線驅動電路123可以包括未示出的移位寄存器，且對於與像素113的每列對應的每一級，可以提供有未示出的緩衝電路。信號線驅動電路123可能能夠響應於或者與控制信號121A同步地，輸出兩種電壓(例如，Vofs和Vsig)到每一信號線DTL。更具體地，信號線驅動電路123可以通過連接到各個像素113的信號線DTL依次提供兩種電壓(例如，Vofs和Vsig)到由寫線驅動電路124選擇的像素113。偏移電壓Vofs具有恆定電壓值而無論信號電壓Vsig的值如何。信號電壓Vsig具有與圖像信號122A對應的電壓值。信號電壓Vsig的最小電壓具有低於偏移電壓Vofs的電壓值的電壓值，且信號電壓Vsig的最大電壓具有高於偏移電壓Vofs的電壓值的電壓值。例如，寫線驅動電路124可以由未示出的移位寄存器配置，並且對於與像素113的每行對應的每一級，可以提供有緩衝電路2。緩衝電路2包括如上所述的一個或多個反相器電路1，並從輸出端輸出具有基本上與提供到輸入端的脈衝信號的相位相同相位的脈衝信號。寫線驅動電路124可以能夠響應於或者與控制信號121A同步地輸出兩種電壓(例如，Vdd和Vss)到每一寫線WSL。更具體地，寫線驅動電路124可以通過連接到各個像素113的寫線WSL將兩種電壓(例如，Vdd和Vss)提供到經過驅動的像素113，由此控制寫電晶體T200。例如，當提供時鐘ck和掃描脈衝sp作為控制信號121A時，寫線驅動電路124依次分別輸出每個都包括其峰值是Vdd且其寬度是2H的脈衝的電壓Vs(i)(其中I < i SN，且其中i和N每個都是正整數)到多條寫線WSL，同時將脈衝的相位移位1H，如圖28所示。電壓Vdd處於等於或者高於寫電晶體T200的導通電壓的值。例如，在執行比如閾值校正、遷移率校正和發光操作時，電壓Vdd具有從寫線驅動電路124輸出的電壓值。電壓Vss處於低於寫電晶體T200的導通電壓且低於電壓Vdd的值。例如，電源線驅動電路125可以包括未示出的移位寄存器，且對於與像素113的每行對應的每一級，可以提供有未示出的緩衝電路。電源線驅動電路125可以能夠響應於或者與控制信號121A同步地輸出兩種電壓(例如，VccH和VccL)。更具體地，電源線驅動電路125可以通過連接到各個像素113的電源線PSL提供兩種電壓(例如，VccH和VccL)至Ij經過驅動的像素113，由此控制有機EL器件111的發光和熄滅。電壓VccL具有低於有機EL器件111的閾值電壓與有機EL器件111的陰極的電壓之和的電壓值。電壓VccH具有等於或者高於有機EL器件111的閾值電壓和有機EL器件111的陰極的電壓之和的電壓值。
在顯示單元100中，每一像素113中的像素電路112經歷導通和斷開控制，且將驅動電流注入每一像素113的有機EL器件111中，以允許空穴和電子複合以引起發光。將光提取到外部，並因此在顯示面板110的顯示區域IlOA中顯示圖像。在本申請示例中，寫線驅動電路124中的緩衝電路2每個都包括一個或多個反相器電路I。由此，在緩衝電路2中流動的直通電流幾乎不存在，使得可以抑制緩衝電路2的功耗。並且，在本申請示例中，寫線驅動電路124可以將控制信號提供到電晶體T4的柵極或者電晶體T5的柵極從而允許電晶體T4或者電晶體T5對於等於輸入端INl的電壓持續地處於高電平的時間段的時間段截止。在本實施例中，例如，寫線驅動電路124可以將從為每一寫線WSL提供的反相器電路I的輸出端OUT輸出的信號(例如,輸出電壓Vout (i)=Vs(i))輸出到寫線WSL，或者可以輸出等效於其的信號，如圖29和圖30所示。另外，寫線驅動電路124可以將作為從與第「i-1」條寫線WSL對應地提供的反相器電路I的輸出端 OUT輸出的信號(例如，輸出電壓Vout(i-l))的反相的反相信號，或者等效於其的信號提供到與第i條寫線WSL(其中i是正整數)對應地提供的反相器電路I中包括的電晶體T4的柵極。應當注意，雖然未示出，寫線驅動電路124可以配置為將上述反相信號提供到與第i條寫線WSL對應地提供的反相器電路I中包括的電晶體T5的柵極。在這種情況下，產生提供到電晶體T4的柵極或者電晶體T5的柵極的控制信號的電路不必須單獨提供，使得可以簡化顯示裝置100的電路配置。應當注意，在提供上述反相信號到與第i條寫線WSL對應地提供的反相器電路I中包括的電晶體T4的柵極或者電晶體T5的柵極時，可以使用參考圖13或者圖14如上所述的電路代替參考圖29如上所述的電路。替代地，在本申請示例中，例如，寫線驅動電路124可以將從為每一寫線WSL提供的反相器電路I的輸出端OUT輸出的信號(例如，輸出電壓Vout⑴=Vs(i))輸出到寫線WSL,或者可以輸出等效於其的信號，如圖29和圖30所示。另外，寫線驅動電路124可以將作為從與第「i-1」條寫線WSL對應地提供的反相器電路I的輸出端OUT輸出的信號(例如，輸出電壓Vout (i-1))的反相的反相信號，或其等效信號提供到輸入端IN2(其中i是正整數)。根據該實施例，產生提供到輸入端IN2的控制信號的電路不必單獨地提供，使得可以簡化顯示裝置100的電路配置。應當注意，其中省略電容器C3且由高壓線L2替代高壓線L3的電路可以用作每一寫線WSL的反相器電路1，如圖31所示。雖然已經在前面參考實施例、修改和應用示例通過示例的方式描述了本技術，但是本技術不限於此且可以以多種方式修改。例如，在如上所述的應用示例中，根據如上所述實施例和修改中的任何一個的反相器電路I用於寫線驅動電路124的輸出級。替代地，這種反相器電路I可以用於電源線驅動電路125的輸出級而不是用於寫線驅動電路124的輸出級，或者可以用於電源線驅動電路125的輸出級以及寫線驅動電路124的輸出級。在其中根據如上所述實施例和修改中的任何一個的反相器電路I用於電源線驅動電路125的輸出級的一個實施例中，例如，可以連接將電壓VccL輸出到低壓線LI的未示出的電源，可以連接將電壓VccH輸出到高壓線L2和L3的未示出的電源，且可以連接將高於電壓VccH的電壓輸出到高壓線L4的未示出的的電源。替代地，在其中根據如上所述的實施例和修改中的任何一個的反相器電路I用於電源線驅動電路125的輸出級的一個實施例中，例如，可以連接將電壓VccL輸出到低壓線LI的未示出的電源，可以連接將電壓Vcc H輸出到高壓線L2的未示出的電源，且可以連接將由VccH+Vth5定義的電壓輸出到高壓線L3的未示出的的電源。因此，可以從上述本公開的示例性實施例、修改和應用示例至少實現以下配置(I)到(27)。(I) 一種反相器電路，包括第一電晶體、第二電晶體、第三電晶體、第四電晶體和第五電晶體；輸入端和輸出端；以及電容器，其中，第一電晶體響應於在輸入端和第一電壓線之間的電位差或其等效物，進行和斷開在輸出端和第一電壓線之間的電連接，第二電晶體響應於在第四電晶體的源極或者漏極和輸出端之間的電位差或其等效物，進行和斷開第二電壓線和輸出端之間的電連接，第三電晶體響應於在輸入端和第三電壓線之間的電位差或其等效物，進行和斷開第二電晶體的柵極和第三電壓線之間的電連接，第四電晶體響應於輸入到第四電晶體的柵極的第一控制信號，進行和斷開在等效於第五電晶體的源極或者漏極的第一端子與第二電晶體的柵極之間的電連接，第五電晶體響應於輸入到第五電晶體的柵極的第二控制信號，進行和斷開第四電壓線和第一端子之間的電連接，以及 電容器插入在第二電晶體的柵極與第二電晶體的源極和漏極中位於輸出端一側上的一個之間。(2) 一種反相器電路，包括第一電晶體、第二電晶體、第三電晶體、第四電晶體和第五電晶體；第一輸入端、第二輸入端、第三輸入端和輸出端；以及電容器，其中，第一電晶體具有柵極、源極和漏極，其中柵極連接到第一輸入端，源極和漏極之一連接到第一電壓線，且源極和漏極中的另一個連接到輸出端，第二電晶體具有柵極、源極和漏極，其中柵極連接到第四電晶體的源極或者漏極，源極和漏極之一連接到第二電壓線，且源極和漏極中的另一個連接到輸出端，第三電晶體具有柵極、源極和漏極，其中柵極連接到第一輸入端，源極和漏極之一連接到第三電壓線，且源極和漏極中的另一個連接到第二電晶體的柵極，第四電晶體具有柵極、源極和漏極，其中柵極連接到第二輸入端，源極和漏極之一連接到第二電晶體的柵極，且源極和漏極中的另一個連接到第五電晶體的源極或者漏極，第五電晶體具有柵極、源極和漏極，其中柵極連接到第三輸入端，源極和漏極之一連接到第四電壓線，且源極和漏極中的另一個連接到第四電晶體的源極和漏極中不連接到第二電晶體的柵極的一個，以及電容器插入在第二電晶體的柵極與第二電晶體的源極和漏極中不連接到第二電壓線的一個之間。(3) 一種反相器電路，包括第一電晶體、第二電晶體、第三電晶體、第四電晶體、第五電晶體、第六電晶體和第七電晶體；輸入端和輸出端；以及
電容器，其中，第一電晶體響應於輸入端和第一電壓線之間的電位差或其等效物，進行和斷開第七電晶體的柵極和第一電壓線之間的電連接，第二電晶體響應於第四電晶體的源極或者漏極和第七電晶體的柵極之間的電位差或其等效物，進行和斷開第二電壓線和第七電晶體的柵極之間的電連接，第三電晶體響應於在輸入端和第三電壓線之間的電位差或其等效物，進行和斷開第二電晶體的柵極和第三電壓線之間的電連接，第四電晶體響應於輸入到第四電晶體的柵極的控制信號，進行和斷開等效於第五電晶體的源極或者漏極的第一端子和第二電晶體的柵極之間的電連接，第五電晶體響應於輸入到第五電晶體的柵極的控制信號，進行和斷開第四電壓線和第一端子之間的電連接，第六電晶體響應於輸入端和第五電壓線之間的電位差或其等效物，進行和斷開輸出端和第五電壓線之間的電連接，第七電晶體響應於第七電晶體的柵極和輸出端之間的電位差或其等效物，進行和斷開第六電壓線和輸出端之間的電連接，以及電容器插入在第二電晶體的柵極與第二電晶體的源極和漏極中位於輸出端一側上的一個之間。(4) 一種反相器電路，包括第一電晶體、第二電晶體、第三電晶體、第四電晶體、第五電晶體、第六電晶體和第七電晶體；第一輸入端、第二輸入端、第三輸入端和輸出端；以及電容器，其中，第一電晶體具有柵極、源極和漏極，其中柵極連接到第一輸入端，源極和漏極之一連接到第一電壓線，且源極和漏極中的另一個連接到第七電晶體的柵極，第二電晶體具有柵極、源極和漏極，其中柵極連接到第四電晶體的源極或者漏極，源極和漏極之一連接到第二電壓線，且源極和漏極中的另一個連接到第七電晶體的柵極，第三電晶體具有柵極、源極和漏極，其中柵極連接到第一輸入端，源極和漏極之一連接到第三電壓線，且源極和漏極中的另一個連接到第二電晶體的柵極，第四電晶體具有柵極、源極和漏極，其中柵極連接到第二輸入端，源極和漏極之一連接到第二電晶體的柵極，且源極和漏極中的另一個連接到第五電晶體的源極或者漏極，
第五電晶體具有柵極、源極和漏極，其中柵極連接到第三輸入端，源極和漏極之一連接到第四電壓線，且源極和漏極中的另一個連接到第四電晶體的源極和漏極中不連接到第二電晶體的柵極的一個，第六電晶體具有柵極、源極和漏極，其中柵極連接到第一輸入端，源極和漏極之一連接到第五電壓線，且源極和漏極中的另一個連接到輸出端，第七電晶體具有柵極、源極和漏極，其中柵極連接到第二電晶體的源極和漏極中不連接到第二電壓線的一個，源極與漏極之一連接到第六電壓線，且源極和漏極中的另一個連接到輸出端，以及電容器插入在第二電晶體的柵極與第二電晶體的源極和漏極中不連接到第二電壓線的一個之間。 (5)根據⑴到⑷中任何一個的反相器電路，其中，第一電壓線和第三電壓線具有相同電位。(6)根據(5)的反相器電路，其中，第二電壓線和第四電壓線具有相同電位。(7)根據(6)的反相器電路，其中，第二電壓線和第四電壓線每個連接到輸出高於第一電壓線和第三電壓線中的每一個的電壓的電壓的電源。(8)根據(5)的反相器電路，其中，第一電晶體的導通電阻低於第二電晶體的導通電阻。(9) 一種顯示單元,包括顯示部分，包括以行排列的多條掃描線、以列排列的多條信號線和以矩陣排列的多個像素；以及驅動部分，具有為每一掃描線提供的一個或多個反相器電路，驅動部分驅動每一
像素，一個或多個反相器電路包括第一電晶體、第二電晶體、第三電晶體、第四電晶體和第五電晶體，第一輸入端和輸出端，以及電容器，其中，第一電晶體響應於第一輸入端和第一電壓線之間的電位差或其等效物，進行和斷開輸出端和第一電壓線之間的電連接，第二電晶體響應於在第四電晶體的源極或者漏極和輸出端之間的電位差或其等效物，進行和斷開第二電壓線和輸出端之間的電連接，第三電晶體響應於在第一輸入端和第三電壓線之間的電位差或其等效物，進行和斷開第二電晶體的柵極和第三電壓線之間的電連接，第四電晶體響應於輸入到第四電晶體的柵極的第一控制信號，進行和斷開在等效於第五電晶體的源極或者漏極的第一端子與第二電晶體的柵極之間的電連接，第五電晶體響應於輸入到第五電晶體的柵極的第二控制信號，進行和斷開第四電壓線和第一端子之間的電連接，以及電容器插入在第二電晶體的柵極與第二電晶體的源極和漏極中位於輸出端一側上的一個之間。
(10) —種顯示單元，包括顯示部分，包括以行排列的多條掃描線、以列排列的多條信號線和以矩陣排列的多個像素；以及驅動部分，具有為每一掃描線提供的一個或多個反相器電路，驅動部分驅動每一
像素，一個或多個反相器電路包括第一電晶體、第二電晶體、第三電晶體、第四電晶體和第五電晶體，第一輸入端、第二輸入端、第三輸入端和輸出端，以及
電容器，其中，第一電晶體具有柵極、源極和漏極，其中柵極連接到第一輸入端，源極和漏極之一連接到第一電壓線，且源極和漏極中的另一個連接到輸出端，第二電晶體具有柵極、源極和漏極，其中柵極連接到第四電晶體的源極或者漏極，源極和漏極之一連接到第二電壓線，且源極和漏極中的另一個連接到輸出端，第三電晶體具有柵極、源極和漏極，其中柵極連接到第一輸入端，源極和漏極之一連接到第三電壓線，且源極和漏極中的另一個連接到第二電晶體的柵極，第四電晶體具有柵極、源極和漏極，其中柵極連接到第二輸入端，源極和漏極之一連接到第二電晶體的柵極，且源極和漏極中的另一個連接到第五電晶體的源極或者漏極，第五電晶體具有柵極、源極和漏極，其中柵極連接到第三輸入端，源極和漏極之一連接到第四電壓線，且源極和漏極中的另一個連接到第四電晶體的源極和漏極中不連接到第二電晶體的柵極的一個，以及電容器插入在第二電晶體的柵極與第二電晶體的源極和漏極中不連接到第二電壓線的一個之間。(11) 一種顯示單元，包括顯示部分，包括以行排列的多條掃描線、以列排列的多條信號線和以矩陣排列的多個像素；以及驅動部分，具有為每一掃描線提供的一個或多個反相器電路，驅動部分驅動每一
像素，一個或多個反相器電路包括第一電晶體、第二電晶體、第三電晶體、第四電晶體、第五電晶體、第六電晶體和第七電晶體，第一輸入端和輸出端，以及電容器，其中，第一電晶體響應於第一輸入端和第一電壓線之間的電位差或其等效物，進行和斷開第七電晶體的柵極和第一電壓線之間的電連接，第二電晶體響應於第四電晶體的源極或者漏極和第七電晶體的柵極之間的電位差或其等效物，進行和斷開第二電壓線和第七電晶體的柵極之間的電連接，第三電晶體響應於在輸入端和第三電壓線之間的電位差或其等效物，進行和斷開第二電晶體的柵極和第三電壓線之間的電連接，第四電晶體響應於輸入到第四電晶體的柵極的控制信號，進行和斷開等效於第五電晶體的源極或者漏極的第一端子和第二電晶體的柵極之間的電連接，第五電晶體響應於輸入到第五電晶體的柵極的控制信號，進行和斷開第四電壓線和第一端子之間的電連接，第六電晶體響應於第一輸入端和第五電壓線之間的電位差或其等效物，進行和斷開輸出端和第五電壓線之間的電連接，第七電晶體響應於第七電晶體的柵極和輸出端之間的電位差或其等效物，進行和斷開第六電壓線和輸出端之間的電連接，以及
電容器插入在第二電晶體的柵極與第二電晶體的源極和漏極中位於輸出端一側上的一個之間。(12) —種顯示單元，包括顯示部分，包括以行排列的多條掃描線、以列排列的多條信號線和以矩陣排列的多個像素；以及驅動部分，具有為每一掃描線提供的一個或多個反相器電路，驅動部分驅動每一
像素，一個或多個反相器電路包括第一電晶體、第二電晶體、第三電晶體、第四電晶體、第五電晶體、第六電晶體和第七電晶體，第一輸入端、第二輸入端、第三輸入端和輸出端，以及電容器，其中，第一電晶體具有柵極、源極和漏極，其中柵極連接到第一輸入端，源極和漏極之一連接到第一電壓線，且源極和漏極中的另一個連接到第七電晶體的柵極，第二電晶體具有柵極、源極和漏極，其中柵極連接到第四電晶體的源極或者漏極，源極和漏極之一連接到第二電壓線，且源極和漏極中的另一個連接到第七電晶體的柵極，第三電晶體具有柵極、源極和漏極，其中柵極連接到第一輸入端，源極和漏極之一連接到第三電壓線，且源極和漏極中的另一個連接到第二電晶體的柵極，第四電晶體具有柵極、源極和漏極，其中柵極連接到第二輸入端，源極和漏極之一連接到第二電晶體的柵極，且源極和漏極中的另一個連接到第五電晶體的源極或者漏極，第五電晶體具有柵極、源極和漏極，其中柵極連接到第三輸入端，源極和漏極之一連接到第四電壓線，且源極和漏極中的另一個連接到第四電晶體的源極和漏極中不連接到第二電晶體的柵極的一個，以及第六電晶體具有柵極、源極和漏極，其中柵極連接到第一輸入端，源極和漏極之一連接到第五電壓線，且源極和漏極中的另一個連接到輸出端，第七電晶體具有柵極、源極和漏極，其中柵極連接到第二電晶體的源極和漏極中不連接到第二電壓線的一個，源極與漏極之一連接到第六電壓線，且源極和漏極中的另一個連接到輸出端，以及電容器插入在第二電晶體的柵極與第二電晶體的源極和漏極中不連接到第二電壓線的一個之間。(13)根據(9)到(12)中任何一個的顯示單元，其中，驅動部分允許第四電晶體和第五電晶體在從第一輸入端的電壓的上升定時直到下降定時的時間段期間不保持一起導通，且允許第四電晶體和第五電晶體在第一輸入端的電壓的下降定時之後保持導通。(14)根據(9)到(12)中任何一個的顯示單元，其中，驅動部分允許第四電晶體和第五電晶體在從第一輸入端的電壓的上升定時直到下降定時或者直到緊接在下降定時之前的定時的時間段期間不保持一起導通，且允許第四電晶體和第五電晶體在第一輸入端的電壓的下降定時或者緊接在下降定時之前的定時保持導通。(15)根據(9)到(12)的任何一個的顯示單元，其中，驅動部分允許第四電晶體和第五電晶體之一以比第一輸入端的電壓持續保持在高電平的時間段更短的時間段導通和截止，並允許第四電晶體和第五電晶體中的另一個對於比第一輸入端的電壓持續保持在高電平的時間段更長的時間段截止。 (16)根據(9)到(12)的任何一個的顯示單元，其中，驅動部分允許第四電晶體和第五電晶體之一以比第一輸入端的電壓持續保持在高電平的時間段更短的時間段導通和截止，並允許第四電晶體和第五電晶體中的另一個對於基本上等於第一輸入端的電壓持續保持在高電平的時間段的時間段截止。(17)根據(16)的顯示單元，其中，驅動部分允許從一個或多個反相器電路的輸出端輸出的信號或其等效信號提供到相應的掃描線，以及驅動部分允許反相信號提供到與掃描線的第i掃描線對應地提供的一個或多個反相器電路的第四電晶體的柵極或者第五電晶體的柵極，其中反相信號是從與掃描線的第「i-1」掃描線對應地提供的一個或多個反相器電路的輸出端輸出的信號的反相或其等效信號，且其中i是正整數。(18) —種反相器電路，包括第一電晶體、第二電晶體和第三電晶體；第一輸入端、第二輸入端和第一輸出端；第一電容器；以及包括第三輸入端、第四輸入端和第二輸出端的控制裝置，其中，第一電晶體響應於第一輸入端和第一電壓線之間的電位差或其等效物，進行和斷開第一輸出端和第一電壓線之間的電連接，第二電晶體響應於第二輸出端和第一輸出端之間的電位差或其等效物，進行和斷開第二電壓線和輸出端之間的電連接，第三電晶體響應於第一輸入端和第二輸入端之間的電位差或其等效物，進行和斷開第二輸入端和第四輸入端之間的電連接，第一電容器插入在第二電晶體的柵極與第二電晶體的源極和漏極中位於第一輸出端一側上的一個之間，以及控制裝置從第二輸出端輸出在其中第一輸入端和第二輸入端都保持在高電平的時間段期間僅當第三輸入端保持在高電平時允許第二電晶體導通的電壓。
(19)根據(18)的反相器電路，其中，控制裝置包括第四電晶體、第五電晶體、第六電晶體、第七電晶體和第二電容器裝置，第四電晶體基於通過第三輸入端輸入到第四電晶體的柵極的信號，進行和斷開第五電晶體的柵極和第二輸入端之間的電連接，第五電晶體基於通過第四電晶體輸入到第五電晶體的柵極的信號，進行和斷開等效於第六電晶體的源極或者漏極的第一端子與第二輸出端之間的電連接，第六電晶體響應於第四輸入端和第一端子之間的電位差或其等效物，進行和斷開第三電壓線和第一端子之間的電連接，
第七電晶體響應於第一輸入端和第四電壓線之間的電位差或其等效物，進行和斷開第二輸出端和第四電壓線之間的電連接，以及第二電容器裝置插入在第六電晶體的柵極和第一端子之間。(20) —種反相器電路，包括第一電晶體、第二電晶體和第三電晶體；第一輸入端、第二輸入端和第一輸出端；第一電容器；以及包括第三輸入端、第四輸入端和第二輸出端的控制裝置，其中，第一電晶體具有柵極、源極和漏極，其中柵極連接到第一輸入端，源極和漏極之一連接到第一電壓線，且源極和漏極中的另一個連接到輸出端，第二電晶體具有柵極、源極和漏極，其中柵極連接到第二輸出端，源極和漏極之一連接到第二電壓線，且源極和漏極中的另一個連接到輸出端，第三電晶體具有柵極、源極和漏極，其中柵極連接到第一輸入端，源極和漏極之一連接到第二輸入端，且源極和漏極中的另一個連接到第三輸入端，第一電容器插入在第五電晶體的柵極和第五電晶體的源極和漏極中不連接到第三電壓線的一個之間，控制裝置中的第四輸入端連接到第三電晶體的源極和漏極中不連接到第二輸入端的一個，且控制裝置中的第二輸出端連接到第二電晶體的柵極，以及控制裝置從第二輸出端輸出在其中第一輸入端和第二輸入端都保持在高電平的時間段期間僅當第三輸入端保持在高電平時允許第二電晶體導通的電壓。(21)根據(20)的反相器電路，其中，控制裝置包括第四電晶體、第五電晶體、第六電晶體、第七電晶體和第二電容器，第四電晶體具有柵極、源極和漏極，其中柵極連接到第三輸入端，源極和漏極之一連接到第二輸入端，且源極和漏極中的另一個連接到第五電晶體的柵極，第五電晶體具有柵極、源極和漏極，其中柵極連接到第四電晶體的源極和漏極中不連接到第二輸入端的一個，源極和漏極之一連接到第一端子，且源極和漏極中的另一個連接到第二輸出端，第六電晶體具有柵極、源極和漏極，源極或者漏極等效於第一端子，其中柵極連接到第四輸入端，第一端子連接到第五電晶體的源極和漏極中不連接到第二電晶體的柵極的ー個，且第六電晶體的源極和漏極中不同於第一端子的一個連接到第三電壓線，第七電晶體具有柵極、源極和漏極，其中柵極連接到第一輸入端，源極和漏極之ー連接到第四電壓線，且源極和漏極中的另ー個連接到第二輸出端，以及第二電容器插入在第六電晶體的柵極和第一端子之間。(22) —種顯示單元,包括顯示部分，包括以行排列的多條掃描線、以列排列的多條信號線和以矩陣排列的多個像素；以及驅動部分，具有為每ー掃描線提供的一個或多個反相器電路，驅動部分驅動每一
像素，
一個或多個反相器電路包括第一電晶體、第二電晶體和第三電晶體，第一輸入端、第二輸入端和第一輸出端，第一電容器,和包括第三輸入端、第四輸入端和第二輸出端的控制裝置，其中，第一電晶體響應於在第一輸入端和第一電壓線之間的電位差或其等效物，進行和斷開第一輸出端和第一電壓線之間的電連接，第二電晶體響應於第二輸出端和第一輸出端之間的電位差或其等效物，進行和斷開第二電壓線和輸出端之間的電連接，第三電晶體響應於第一輸入端和第二輸入端之間的電位差或其等效物，進行和斷開第二輸入端和第四輸入端之間的電連接，第一電容器插入在第二電晶體的柵極與第二電晶體的源極和漏極中位於第ー輸出端ー側上的ー個之間，以及控制裝置從第二輸出端輸出在其中第一輸入端和第二輸入端都保持在高電平的時間段期間僅當第三輸入端保持在高電平時允許第二電晶體導通的電壓。(23)根據(22)的顯示單元，其中，驅動部分將允許第二電晶體在包括第一輸入端的電壓下降的時間點的第一時間段期間導通的脈衝輸出到第三輸入端，並將允許第二電晶體在第一輸入端和第二輸入端都保持在高電平的時間段期間、在第一時間段以外的時間段中截止的電壓輸出到第三輸入端。(24)根據(22)或者(23)的顯示單元，其中，控制裝置包括第四電晶體、第五電晶體、第六電晶體、第七電晶體和第二電容器，第四電晶體基於通過第三輸入端輸入到第四電晶體的柵極的信號，進行和斷開第五電晶體的柵極和第二輸入端之間的電連接，第五電晶體基於通過第四電晶體輸入到第五電晶體的柵極的信號，進行和斷開等 效於第六電晶體的源極或者漏極的第一端子與第二輸出端之間的電連接，第六電晶體響應於第四輸入端和第一端子之間的電位差或其等效物，進行和斷開第三電壓線和第一端子之間的電連接，第七電晶體響應於第一輸入端和第四電壓線之間的電位差或其等效物，進行和斷開第二輸出端和第四電壓線之間的電連接，以及
第二電容器插入在第六電晶體的柵極和第一端子之間。(25) —種顯示單元,包括顯示部分，包括以行排列的多條掃描線、以列排列的多條信號線和以矩陣排列的多個像素；以及驅動部分，具有為每ー掃描線提供的一個或多個反相器電路，驅動部分驅動每一
像素，一個或多個反相器電路包括第一電晶體、第二電晶體和第三電晶體，第一輸入端、第二輸入端和第一輸出端，第一電容器，以及包括第三輸入端、第四輸入端和第二輸出端的控制裝置，其中，第一電晶體具有柵極、源極和漏極，其中柵極連接到第一輸入端，源極和漏極之ー連接到第一電壓線，且源極和漏極中的另ー個連接到輸出端，第二電晶體具有柵極、源極和漏極，其中柵極連接到第二輸出端，源極和漏極之ー連接到第二電壓線，且源極和漏極中的另ー個連接到輸出端，第三電晶體具有柵極、源極和漏極，其中柵極連接到第一輸入端，源極和漏極之ー連接到第二輸入端，且源極和漏極中的另ー個連接到第三輸入端，第一電容器插入在第五電晶體的柵極和第五電晶體的源極和漏極中不連接到第三電壓線的ー個之間，控制裝置中的第四輸入端連接到第三電晶體的源極和漏極中不連接到第二輸入端的ー個，且控制裝置中的第二輸出端連接到第二電晶體的柵極，以及控制裝置從第二輸出端輸出在其中第一輸入端和第二輸入端都保持在高電平的時間段期間僅當第三輸入端保持在高電平時允許第二電晶體導通的電壓。(26)根據(25)的顯示單元，其中，驅動部分將允許第二電晶體在包括第一輸入端的電壓下降的時間點的第一時間段期間導通的脈衝輸出到第三輸入端，並將允許第二電晶體在第一輸入端和第二輸入端都保持在高電平的時間段期間、在第一時間段以外的時間段中截止的電壓輸出到第三輸入端。(27)根據(25)或者(26)的顯示單元，其中，控制裝置包括第四電晶體、第五電晶體、第六電晶體、第七電晶體和第二電容器， 第四電晶體具有柵極、源極和漏極，其中柵極連接到第三輸入端，源極和漏極之ー連接到第二輸入端，且源極和漏極中的另ー個連接到第五電晶體的柵極，第五電晶體具有柵極、源極和漏極，其中柵極連接到第四電晶體的源極和漏極中不連接到第二輸入端的ー個，源極和漏極之ー連接到第一端子，且源極和漏極中的另ー個連接到第二輸出端，第六電晶體具有柵極、源極和漏極，源極或者漏極等效於第一端子，其中柵極連接到第四輸入端，第一端子連接到第五電晶體的源極和漏極中不連接到第二電晶體的柵極的ー個，且第六電晶體的源極和漏極中不同於第一端子的一個連接到第三電壓線，第七電晶體具有柵極、源極和漏極，其中柵極連接到第一輸入端，源極和漏極之ー連接到第四電壓線，且源極和漏極中的另ー個連接到第二輸出端，以及第二電容器插入在第六電晶體的柵極和第一端子之間。本公開包括與在均於2011年3月4日在日本專利局提交的日本優先權專利申請JP 2011-48321和在日本優先權專利申請JP 2011-48322中公開的主題相關的主題，將每個的全部內容通過引用包括於此。雖然已經關於示例性實施例描述了本技術，其不限於此。應該理解，本領域的技術人員可以在不脫離本技術如以下權利要求所定義的範圍的情況下對描述的實施例進行改變。基於在權利要求中採用的語言廣泛地解釋權利要求中的限定，而不限於說明書中或者在本申請的審查期間描述的示例，且示例構成為非排他性的。例如，在本公開中，術語「優選 地」，「優選的」等是非排他性的且意味著「優選的」，但不限於此。術語第一、第二等的使用不表示任何次序或者重要性，而僅是術語第一、第二等用於彼此區分。此外，本公開中沒有要素或組成意在專用於公眾而無論是否在下面權利要求中明確地敘述了該要素或組成。
權利要求
1.一種反相器電路，包括 第一電晶體、第二電晶體、第三電晶體、第四電晶體和第五電晶體； 輸入端和輸出端；以及 電容器， 其中， 所述第一電晶體響應於在輸入端和第一電壓線之間的電位差或其等效物，進行和斷開輸出端和第一電壓線之間的電連接， 所述第二電晶體響應於第四電晶體的源極或者漏極與輸出端之間的電位差或其等效物，進行和斷開第二電壓線和輸出端之間的電連接， 所述第三電晶體響應於輸入端和第三電壓線之間的電位差或其等效物，進行和斷開第二電晶體的柵極和第三電壓線之間的電連接， 所述第四電晶體響應於輸入到第四電晶體的柵極的第一控制信號，進行和斷開等效於第五電晶體的源極或者漏極的第一端子與第二電晶體的柵極之間的電連接， 所述第五電晶體響應於輸入到第五電晶體的柵極的第二控制信號，進行和斷開第四電壓線和第一端子之間的電連接，以及 所述電容器插入在第二電晶體的柵極與第二電晶體的源極和漏極中位於輸出端一側上的一個之間。
2.一種反相器電路，包括 第一電晶體、第二電晶體、第三電晶體、第四電晶體和第五電晶體； 第一輸入端、第二輸入端、第三輸入端和輸出端；以及 電容器， 其中， 所述第一電晶體具有柵極、源極和漏極，其中柵極連接到第一輸入端，源極和漏極之一連接到第一電壓線，且源極和漏極中的另一個連接到輸出端， 所述第二電晶體具有柵極、源極和漏極，其中柵極連接到第四電晶體的源極或者漏極，源極和漏極之一連接到第二電壓線，且源極和漏極中的另一個連接到輸出端， 所述第三電晶體具有柵極、源極和漏極，其中柵極連接到第一輸入端，源極和漏極之一連接到第三電壓線，且源極和漏極中的另一個連接到第二電晶體的柵極，所述第四電晶體具有柵極、源極和漏極，其中柵極連接到第二輸入端，源極和漏極之一連接到第二電晶體的柵極，且源極和漏極中的另一個連接到第五電晶體的源極或者漏極，所述第五電晶體具有柵極、源極和漏極，其中柵極連接到第三輸入端，源極和漏極之一連接到第四電壓線，且源極和漏極中的另一個連接到第四電晶體的源極和漏極中不連接到第二電晶體的柵極的一個，以及 所述電容器插入在第二電晶體的柵極與第二電晶體的源極和漏極中不連接到第二電壓線的一個之間。
3.一種反相器電路，包括 第一電晶體、第二電晶體、第三電晶體、第四電晶體、第五電晶體、第六電晶體和第七電晶體； 輸入端和輸出端；以及電容器， 其中， 所述第一電晶體響應於輸入端和第一電壓線之間的電位差或其等效物，進行和斷開第七電晶體的柵極和第一電壓線之間的電連接， 所述第二電晶體響應於第四電晶體的源極或者漏極和第七電晶體的柵極之間的電位差或其等效物，進行和斷開第二電壓線和第七電晶體的柵極之間的電連接， 所述第三電晶體響應於輸入端和第三電壓線之間的電位差或其等效物，進行和斷開第二電晶體的柵極和第三電壓線之間的電連接， 所述第四電晶體響應於輸入到第四電晶體的柵極的控制信號，進行和斷開等效於第五電晶體的源極或者漏極的第一端子與第二電晶體的柵極之間的電連接， 所述第五電晶體響應於輸入到第五電晶體的柵極的控制信號，進行和斷開第四電壓線和第一端子之間的電連接， 所述第六電晶體響應於輸入端和第五電壓線之間的電位差或其等效物，進行和斷開輸出端和第五電壓線之間的電連接， 所述第七電晶體響應於第七電晶體的柵極和輸出端之間的電位差或其等效物，進行和斷開第六電壓線和輸出端之間的電連接，以及 所述電容器插入在第二電晶體的柵極與第二電晶體的源極和漏極中位於輸出端一側上的一個之間。
4.一種反相器電路，包括 第一電晶體、第二電晶體、第三電晶體、第四電晶體、第五電晶體、第六電晶體和第七電晶體； 第一輸入端、第二輸入端、第三輸入端和輸出端；以及 電容器， 其中， 所述第一電晶體具有柵極、源極和漏極，其中柵極連接到第一輸入端，源極和漏極之一連接到第一電壓線，且源極和漏極中的另一個連接到第七電晶體的柵極， 所述第二電晶體具有柵極、源極和漏極，其中柵極連接到第四電晶體的源極或者漏極，源極和漏極之一連接到第二電壓線，且源極和漏極中的另一個連接到第七電晶體的柵極，所述第三電晶體具有柵極、源極和漏極，其中柵極連接到第一輸入端，源極和漏極之一連接到第三電壓線，且源極和漏極中的另一個連接到第二電晶體的柵極，所述第四電晶體具有柵極、源極和漏極，其中柵極連接到第二輸入端，源極和漏極之一連接到第二電晶體的柵極，且源極和漏極中的另一個連接到第五電晶體的源極或者漏極，所述第五電晶體具有柵極、源極和漏極，其中柵極連接到第三輸入端，源極和漏極之一連接到第四電壓線，且源極和漏極中的另一個連接到第四電晶體的源極和漏極中不連接到第二電晶體的柵極的一個， 所述第六電晶體具有柵極、源極和漏極，其中柵極連接到第一輸入端，源極和漏極之一連接到第五電壓線，且源極和漏極中的另一個連接到輸出端， 所述第七電晶體具有柵極、源極和漏極，其中柵極連接到第二電晶體的源極和漏極中不連接到第二電壓線的一個，源極和漏極之一連接到第六電壓線，且源極和漏極中的另一個連接到輸出端，以及 所述電容器插入在第二電晶體的柵極與第二電晶體的源極和漏極中不連接到第二電壓線的一個之間。
5.根據權利要求I的反相器電路，其中，所述第一電壓線和所述第三電壓線具有相同電位。
6.根據權利要求5的反相器電路，其中，所述第二電壓線和所述第四電壓線具有相同電位。
7.根據權利要求6的反相器電路，其中，所述第二電壓線和所述第四電壓線每個均連接到輸出比所述第一電壓線和所述第三電壓線中的每一個的電壓更高的電壓的電源。
8.根據權利要求5的反相器電路，其中，所述第一電晶體的導通電阻低於所述第二電晶體的導通電阻。
9.一種顯示單元,包括 顯示部分，包括以行排列的多條掃描線、以列排列的多條信號線和以矩陣排列的多個像素；以及 驅動部分，具有為每一掃描線提供的一個或多個反相器電路，所述驅動部分驅動每一像素， 所述一個或多個反相器電路包括 第一電晶體、第二電晶體、第三電晶體、第四電晶體和第五電晶體； 第一輸入端和輸出端，以及 電容器， 其中， 所述第一電晶體響應於在第一輸入端和第一電壓線之間的電位差或其等效物，進行和斷開輸出端和第一電壓線之間的電連接， 所述第二電晶體響應於第四電晶體的源極或者漏極與輸出端之間的電位差或其等效物，進行和斷開第二電壓線和輸出端之間的電連接， 所述第三電晶體響應於第一輸入端和第三電壓線之間的電位差或其等效物，進行和斷開第二電晶體的柵極和第三電壓線之間的電連接， 所述第四電晶體響應於輸入到第四電晶體的柵極的第一控制信號，進行和斷開等效於第五電晶體的源極或者漏極的第一端子與第二電晶體的柵極之間的電連接， 所述第五電晶體響應於輸入到第五電晶體的柵極的第二控制信號，進行和斷開第四電壓線和第一端子之間的電連接，以及 所述電容器插入在第二電晶體的柵極與第二電晶體的源極和漏極中位於輸出端一側上的一個之間。
10.一種顯示單元,包括 顯示部分，包括以行排列的多條掃描線、以列排列的多條信號線和以矩陣排列的多個像素；以及 驅動部分，具有為每一掃描線提供的一個或多個反相器電路，所述驅動部分驅動每一像素， 所述一個或多個反相器電路包括第一電晶體、第二電晶體、第三電晶體、第四電晶體和第五電晶體； 第一輸入端、第二輸入端、第三輸入端和輸出端，以及 電容器， 其中， 所述第一電晶體具有柵極、源極和漏極，其中柵極連接到第一輸入端，源極和漏極之一連接到第一電壓線，且源極和漏極中的另一個連接到輸出端， 所述第二電晶體具有柵極、源極和漏極，其中柵極連接到第四電晶體的源極或者漏極，源極和漏極之一連接到第二電壓線，且源極和漏極中的另一個連接到輸出端， 所述第三電晶體具有柵極、源極和漏極，其中柵極連接到第一輸入端，源極和漏極之一連接到第三電壓線，且源極和漏極中的另一個連接到第二電晶體的柵極，所述第四電晶體具有柵極、源極和漏極，其中柵極連接到第二輸入端，源極和漏極之一連接到第二電晶體的柵極，且源極和漏極中的另一個連接到第五電晶體的源極或者漏極，所述第五電晶體具有柵極、源極和漏極，其中柵極連接到第三輸入端，源極和漏極之一連接到第四電壓線，且源極和漏極中的另一個連接到第四電晶體的源極和漏極中不連接到第二電晶體的柵極的一個，以及 所述電容器插入在第二電晶體的柵極與第二電晶體的源極和漏極中不連接到第二電壓線的一個之間。
11.一種顯示單元，包括 顯示部分，包括以行排列的多條掃描線、以列排列的多條信號線和以矩陣排列的多個像素；以及 驅動部分，具有為每一掃描線提供的一個或多個反相器電路，所述驅動部分驅動每一像素， 所述一個或多個反相器電路包括 第一電晶體、第二電晶體、第三電晶體、第四電晶體、第五電晶體、第六電晶體和第七電晶體； 第一輸入端和輸出端，以及 電容器， 其中， 所述第一電晶體響應於第一輸入端和第一電壓線之間的電位差或其等效物，進行和斷開第七電晶體的柵極和第一電壓線之間的電連接， 所述第二電晶體響應於第四電晶體的源極或者漏極和第七電晶體的柵極之間的電位差或其等效物，進行和斷開第二電壓線和第七電晶體的柵極之間的電連接， 所述第三電晶體響應於輸入端和第三電壓線之間的電位差或其等效物，進行和斷開第二電晶體的柵極和第三電壓線之間的電連接， 所述第四電晶體響應於輸入到第四電晶體的柵極的控制信號，進行和斷開等效於第五電晶體的源極或者漏極的第一端子與第二電晶體的柵極之間的電連接， 所述第五電晶體響應於輸入到第五電晶體的柵極的控制信號，進行和斷開第四電壓線和第一端子之間的電連接， 所述第六電晶體響應於第一輸入端和第五電壓線之間的電位差或其等效物，進行和斷開輸出端和第五電壓線之間的電連接， 所述第七電晶體響應於第七電晶體的柵極和輸出端之間的電位差或其等效物，進行和斷開第六電壓線和輸出端之間的電連接，以及 所述電容器插入在第二電晶體的柵極與第二電晶體的源極和漏極中位於輸出端一側上的一個之間。
12.—種顯示單元,包括 顯示部分，包括以行排列的多條掃描線、以列排列的多條信號線和以矩陣排列的多個像素；以及 驅動部分，具有為每一掃描線提供的一個或多個反相器電路，所述驅動部分驅動每一像素， 所述一個或多個反相器電路包括 第一電晶體、第二電晶體、第三電晶體、第四電晶體、第五電晶體、第六電晶體和第七電晶體； 第一輸入端、第二輸入端、第三輸入端和輸出端，以及 電容器， 其中， 所述第一電晶體具有柵極、源極和漏極，其中柵極連接到第一輸入端，源極和漏極之一連接到第一電壓線，且源極和漏極中的另一個連接到第七電晶體的柵極， 所述第二電晶體具有柵極、源極和漏極，其中柵極連接到第四電晶體的源極或者漏極，源極和漏極之一連接到第二電壓線，且源極和漏極中的另一個連接到第七電晶體的柵極，所述第三電晶體具有柵極、源極和漏極，其中柵極連接到第一輸入端，源極和漏極之一連接到第三電壓線，且源極和漏極中的另一個連接到第二電晶體的柵極，所述第四電晶體具有柵極、源極和漏極，其中柵極連接到第二輸入端，源極和漏極之一連接到第二電晶體的柵極，且源極和漏極中的另一個連接到第五電晶體的源極或者漏極，所述第五電晶體具有柵極、源極和漏極，其中柵極連接到第三輸入端，源極和漏極之一連接到第四電壓線，且源極和漏極中的另一個連接到第四電晶體的源極和漏極中不連接到第二電晶體的柵極的一個，以及 所述第六電晶體具有柵極、源極和漏極，其中柵極連接到第一輸入端，源極和漏極之一連接到第五電壓線，且源極和漏極中的另一個連接到輸出端， 所述第七電晶體具有柵極、源極和漏極，其中柵極連接到第二電晶體的源極和漏極中不連接到第二電壓線的一個，源極和漏極之一連接到第六電壓線，且源極和漏極中的另一個連接到輸出端，以及 所述電容器插入在第二電晶體的柵極與第二電晶體的源極和漏極中不連接到第二電壓線的一個之間。
13.根據權利要求9的顯示單元，其中，所述驅動部分允許所述第四電晶體和所述第五電晶體在從第一輸入端的電壓的上升定時直到下降定時的時間段期間不保持一起導通，且允許所述第四電晶體和所述第五電晶體在第一輸入端的電壓的下降定時之後保持導通。
14.根據權利要求9的顯示單元，其中，所述驅動部分允許所述第四電晶體和所述第五電晶體在從第一輸入端的電壓的上升定時直到下降定時或者直到緊接在下降定時之前的定時的時間段期間不保持一起導通，且允許所述第四電晶體和所述第五電晶體在第一輸入端的電壓的下降定時或者在緊接在下降定時之前的定時保持導通。
15.根據權利要求9的顯示單元，其中，所述驅動部分允許所述第四電晶體和所述第五電晶體之一以比期間第一輸入端的電壓持續保持高電平的時間段更短的時間段導通和截止，且允許所述第四電晶體和所述第五電晶體中的另一個對於比期間第一輸入端的電壓持續保持高電平的時間段更長的時間段截止。
16.根據權利要求9的顯示單元，其中，所述驅動部分允許所述第四電晶體和所述第五電晶體之一以比期間第一輸入端的電壓持續保持高電平的時間段更短的時間段導通和截止，且允許所述第四電晶體和所述第五電晶體中的另一個對於基本上等於期間第一輸入端的電壓持續保持高電平的時間段的時間段截止。
17.根據權利要求16的顯示單元，其中， 所述驅動部分允許從所述一個或多個反相器電路的輸出端輸出的信號或其等效信號提供到相應的掃描線，以及 所述驅動部分允許反相信號提供到與掃描線的第i掃描線對應地提供的所述一個或多個反相器電路的第四電晶體的柵極或者第五電晶體的柵極，其中所述反相信號是從與掃描線的第i_l掃描線對應地提供的所述一個或多個反相器電路的輸出端輸出的信號的反相，或其等效信號，且其中i是正整數。
18.一種反相器電路，包括 第一電晶體、第二電晶體和第三電晶體， 第一輸入端、第二輸入端和第一輸出端， 第一電容器；以及 包括第三輸入端、第四輸入端和第二輸出端的控制裝置， 其中， 所述第一電晶體響應於在第一輸入端和第一電壓線之間的電位差或其等效物，進行和斷開第一輸出端和第一電壓線之間的電連接， 第二電晶體響應於第二輸出端和第一輸出端之間的電位差或其等效物，進行和斷開第二電壓線和輸出端之間的電連接， 第三電晶體響應於第一輸入端和第二輸入端之間的電位差或其等效物，進行和斷開第二輸入端和第四輸入端之間的電連接， 第一電容器插入在第二電晶體的柵極與第二電晶體的源極和漏極中位於第一輸出端一側上的一個之間，以及 控制裝置從第二輸出端輸出在其中第一輸入端和第二輸入端二者都保持在高電平的時間段期間僅當第三輸入端保持在高電平時允許第二電晶體導通的電壓。
19.一種反相器電路，包括 第一電晶體、第二電晶體和第三電晶體； 第一輸入端、第二輸入端和第一輸出端； 第一電容器；以及 包括第三輸入端、第四輸入端和第二輸出端的控制裝置； 其中，所述第一電晶體具有柵極、源極和漏極，其中柵極連接到第一輸入端，源極和漏極之一連接到第一電壓線，且源極和漏極中的另一個連接到輸出端， 第二電晶體具有柵極、源極和漏極，其中柵極連接到第二輸出端，源極和漏極之一連接到第二電壓線，且源極和漏極中的另一個連接到輸出端， 第三電晶體具有柵極、源極和漏極，其中柵極連接到第一輸入端，源極和漏極之一連接到第二輸入端，且源極和漏極中的另一個連接到第三輸入端， 所述第一電容器插入在第五電晶體的柵極和第五電晶體的源極和漏極中不連接到第三電壓線的一個之間， 所述控制裝置中的第四輸入端連接到第三電晶體的源極和漏極中不連接到第二輸入端的一個，且所述控制裝置中的第二輸出端連接到第二電晶體的柵極，以及 所述控制裝置從第二輸出端輸出在其中第一輸入端和第二輸入端都保持在高電平的 時間段期間僅當第三輸入端保持在高電平時允許第二電晶體導通的電壓。
全文摘要
反相器電路包括第一電晶體、第二電晶體、第三電晶體、第四電晶體和第五電晶體；輸入端和輸出端；和電容器。電容器插入在第二電晶體的柵極與第二電晶體的源極和漏極中位於輸出端一側上的一個之間。
文檔編號G09G3/32GK102654978SQ20121005475
公開日2012年9月5日 申請日期2012年3月5日 優先權日2011年3月4日
發明者內野勝秀, 山本哲郎 申請人:索尼公司