半導體裝置製造方法

2023-10-30 12:03:22 2

半導體裝置製造方法
【專利摘要】本發明的半導體裝置具備在第1方向上延伸的半導體部、控制電極和第1電極。控制電極在與第1方向正交的第2方向上與半導體部分離設置。半導體部包含第1導電型的第1半導體區域、第2導電型的第2半導體區域、第1導電型的第3半導體區域和第2導電型的第4半導體區域。第1半導體區域具有第1導電型。第2半導體區域設在第1半導體區域之上並與控制電極相對。第3半導體區域設在第2半導體區域之上，雜質濃度比第1半導體區域高。第4半導體區域與第3半導體區域並排，雜質濃度比第2半導體區域高。第1電極與第3半導體區域以及第4半導體區域導通。第4半導體區域偏向設置於半導體部的與控制電極相反的一側。
【專利說明】半導體裝置
[0001]本申請要求以日本專利申請第2012 - 167696號(申請日:2012年7月27日)為基礎申請的優先權。本申請通過參照該基礎申請而包含基礎申請的全部內容。
【技術領域】
[0002]本發明的實施方式涉及半導體裝置。
【背景技術】
[0003]在具備沿半導體區域的深度方向延伸的柵極電極的槽柵(trench gate)結構的電晶體中，與平面柵(planar gate)結構的電晶體相比能夠縮小元件面積。例如，槽柵結構的MOS (Metal Oxide Semiconductor)電晶體中，在與槽柵結構鄰接的柱狀的半導體部設有源極區域、基底(base)區域以及漂移區域。並且，在半導體部，與源極區域並排設有雜質濃度高的高濃度區域。
[0004]在這樣的半導體裝置中，若柱狀的半導體部微細化，則在半導體部設置的高濃度區域的位置精度變得重要。即，若高濃度區域的位置偏離，則高濃度區域所含的雜質對基底區域帶來影響，成為使特性變動的主要原因。在半導體裝置中，得到穩定的特性是重要的。

【發明內容】

[0005]本發明的實施方式提供一種特性穩定的半導體裝置。
[0006]實施方式的半導體裝置具備半導體部、控制電極和第I電極。
[0007]上述半導體部在第I方向上延伸。
[0008]上述控制電極在與上述第I方向正交的第2方向上與上述半導體部分離設置。
[0009]上述半導體部包含第I半導體區域、第2半導體區域、第3半導體區域和第4半導體區域。
[0010]上述第I半導體區域具有第I導電型。上述第2半導體區域是第2導電型，設在上述第I半導體區域之上並與上述控制電極相對。上述第3半導體區域是第I導電型，設在上述第2半導體區域之上，具有比上述第I半導體區域的雜質濃度高的雜質濃度。上述第4半導體區域是第2導電型，與上述第3半導體區域並排，具有比上述第2半導體區域的雜質濃度聞的雜質濃度。
[0011]上述第I電極，與上述第3半導體區域以及上述第4半導體區域導通。
[0012]上述第4半導體區域，偏向設置於上述半導體部的與上述控制電極相反的一側。
[0013]根據實施方式，能夠提供特性穩定的半導體裝置。
【專利附圖】

【附圖說明】
[0014]圖1是例示第一實施方式的半導體裝置的結構的示意性剖視圖。
[0015]圖2A及圖2B是例示半導體柱的結構的示意性剖視圖。
[0016]圖3A?圖7B是例示半導體裝置的製造方法的示意性剖視圖。[0017]圖8是例示第二實施方式的半導體裝置的結構的示意性剖視圖。
[0018]圖9A及圖9B是半導體裝置的示意性俯視圖。
[0019]圖1OA及圖1OB是例示第三實施方式的半導體裝置的結構的示意性剖視圖。
[0020]圖11是例示第四實施方式的半導體裝置的結構的示意性剖視圖。
[0021]圖12是例示第五實施方式的半導體裝置的結構的示意性剖視圖。
[0022]圖13?圖15是例示變形例的示意性剖視圖。
[0023]圖16是表示半導體裝置的應用例的電路圖。
【具體實施方式】
[0024]以下，根據【專利附圖】

【附圖說明】本發明的實施方式。
[0025]另外，附圖是示意性或概念性的，各部分的厚度和寬度之間的關係、部分間的大小的比率等不一定與現實的情況相同。此外，即使在表示相同部分的情況下，也有根據附圖不同而相互尺寸、比率表示得不同的情況。
[0026]此外，在本申請的說明書和各圖中，關於已示出的圖，對與上述情況相同的要素附加同一符號而適當省略詳細說明。
[0027]此外，在以下的說明中，作為一例，舉出第I導電型為η型、第2導電型為P型的具體例。
[0028]此外，在以下的說明中，η +、η、η —以及ρ+、ρ、ρ —的標記表示各導電型的雜質濃度的相對的高低。即，η +表示與η相比η型的雜質濃度相對高，η一表示與η相比η型的雜質濃度相對低。此外，P+表示與P相比P型的雜質濃度相對高，P—表示與P相比P型的雜質濃度相對低。
[0029](第一實施方式)
[0030]圖1是例示第一實施方式的半導體裝置的結構的示意性剖視圖。
[0031]第一實施方式的半導體裝置110具備半導體柱(半導體部)10、柵極電極(控制電極)G和源極電極(第I電極)S。半導體裝置110具備η+型漏極層I和與η+型漏極層I導通的漏極電極D。半導體裝置110例如是MOS電晶體。
[0032]半導體柱10設在η +型漏極層I之上。本實施方式中，將連結η +型漏極層I和半導體柱10的方向設為Z方向(第I方向),將與Z方向正交的方向之一設為X方向(第2方向)，將與Z方向及X方向正交的方向設為Y方向(第3方向)。此外,本實施方式中,將從η +型漏極層I朝向半導體柱10的方向設為上(上側)，將其相反方向設為下(下側)。
[0033]半導體柱10沿Z方向延伸。在半導體裝置110中，多個半導體柱10沿X方向分離而設。將多個半導體柱10中的一個稱為第一半導體柱10Α，將與第一半導體柱IOA相鄰的半導體柱10稱為第二半導體柱10Β。此外，當不區分半導體柱10AU0B時總稱為半導體柱10。在半導體裝置110中，多個半導體柱IOA中的各個半導體柱IOA和多個半導體柱IOB中的各個半導體柱IOB沿X方向交替配置。半導體柱10沿Z方向延伸並且沿Y方向延伸。
[0034]半導體柱10包含η —型漂移層(第I半導體區域)2、ρ型基底層(第2半導體區域)
3、η +型源極層(第3半導體區域)4以及ρ +型接觸層(第4半導體區域)5。
[0035]S卩，第I半導體柱IOA包含η—型漂移層(第I第I半導體區域)2Α、ρ型基底層(第I第2半導體區域)3Α、η +型源極層(第I第3半導體區域)4Α以及ρ +型接觸層(第I第4半導體區域)5A。第2半導體柱IOB包含η —型漂移層(第2第I半導體區域)2Β、ρ型基底層(第2第2半導體區域)3Β、η +型源極層(第2第3半導體區域)4Β以及ρ +型接觸層(第2第4半導體區域)5Β。
[0036]這裡，當不區分η —型漂移層2Α以及2Β時，總稱為η—型漂移層2。此外，當不區分P型基底層3Α以及3Β時，總稱為P型基底層3。此外，當不區分η +型源極層4Α以及4Β時，總稱為η +型源極層4。此外，當不區分ρ +型接觸層5Α以及5Β時，總稱為ρ +型接觸層5。
[0037]η—型漂移層2與η +型漏極層I相接，並設在半導體柱10的下側。ρ型基底層3設在η—型漂移層2之上。ρ型基底層3與η—型漂移層2相接。ρ型基底層3隔著柵極絕緣膜61而與柵極電極G相對。
[0038]η +型源極層4設在ρ型基底層3之上。η +型源極層4與ρ型基底層3相接。η +型源極層4的雜質濃度高於η—型漂移層2的雜質濃度。η +型源極層4從半導體柱10的上端101露出。
[0039]ρ +型接觸層5設在ρ型基底層3之上。ρ +型接觸層5與ρ型基底層3相接。ρ +型接觸層5與η +型源極層4並排配置。ρ +型接觸層5的雜質濃度高於ρ型基底層3的雜質濃度。P+型接觸層5從半導體柱10的上端101露出。
[0040]η +型漏極層1、η—型漂移層2、ρ型基底層3、η+型源極層4以及P+型接觸層5例如是包含矽的半導體層100。半導體層100中設有沿Z方向將半導體層100的一部分除去而得到的溝槽Τ。半導體柱10是在形成溝槽T後半導體層100未被除去而留下的區域。
[0041]在半導體裝置110中，沿X方向設有多個溝槽Τ。在溝槽T的內側設有絕緣膜6。在作為多個溝槽τ中的一個的第I溝槽Tl中設有柵極電極G。在多個溝槽T中的與第I溝槽Tl相鄰的第2溝槽Τ2中設有導電部8。這裡，當不區別第I溝槽Tl及第2溝槽Τ2時總稱為溝槽Τ。在半導體裝置110中，多個第I溝槽Tl中的各個第I溝槽Tl和多個第2溝槽Τ2中的各個第I溝槽Τ2沿X方向交替而設。
[0042]在第I溝槽Tl內，隔著絕緣膜6設有第I場板(field plate)電極7A、第I柵極電極Gl以及第2柵極電極G2。在第2溝槽T2內，隔著絕緣膜6設有第2場板電極7B、第I導電部8A以及第2導電部8B。
[0043]這裡，當不區別第I場板電極7A及第2場板電極7B時，總稱為場板電極7。當不區別第I柵極電極Gl及第2柵極電極G2時總稱為柵極電極G。此外，當不區別第I導電部8A及第2導電部8B時總稱為導電部8。
[0044]場板電極7配置在溝槽T的X方向的中央部分，在溝槽T內沿Z方向延伸。場板電極7的下端(η +型漏極層I側的端部)設在比柵極電極G的下端更靠下的位置。
[0045]第I場板電極7Α設在第I半導體柱IOA和第2半導體柱IOB之間。第2場板電極7Β設在第I半導體柱IOA的與第I柵極電極Gl相反的一側。第2場板電極7Β與第I半導體柱IOA分離而設。
[0046]在第I溝槽Tl內設置的第I柵極電極Gl在X方向上與第I半導體柱IOA分離而設。在第I溝槽Tl內設置的第2柵極電極G2設在第2半導體柱IOB與第I場板電極7Α之間。第2柵極電極G2與第2半導體柱IOB及第I場板電極7Α分離而設。在第I溝槽Tl內，設在柵極電極G與半導體柱10之間的絕緣膜6是柵極絕緣膜61。柵極電極G隔著柵極絕緣膜61而與ρ型基底層3相對。
[0047]此外，在溝槽T內，設在場板電極7與半導體柱10之間的絕緣膜6是場板絕緣膜62。場板絕緣膜62的厚度(場板電極7與半導體柱10在X方向的間隔)大於柵極絕緣膜61的厚度(柵極電極G與ρ型基底層3在X方向的間隔)。
[0048]源極電極S與η +型源極層4及ρ +型接觸層5導通。源極電極S例如設在半導體層100的上側。在源極電極S與η +型源極層4Α之間以及源極電極S與ρ +型接觸層5Α之間，設有第I接觸部Cl。在源極電極S與η +型源極層4Β之間以及源極電極S與ρ +型接觸層5Β之間也設有第I接觸部Cl。S卩，η+型源極層4及ρ+型接觸層5經由第I接觸部Cl將源極電極S導通。
[0049]這裡，說明半導體裝置110的動作。
[0050]在向漏極電極D施加了相對於源極電極S為正的電壓的狀態下，若向柵極電極G施加閾值以上的電壓，則在P型基底層3中的與柵極絕緣膜61之間的界面附近形成反型層(溝道)。由此，半導體裝置110成為導通狀態，從漏極電極D向源極電極S流過電流。
[0051]另一方面，若向柵極電極G施加的電壓小於閾值，則溝道消失。由此，半導體裝置110成為截止狀態，從漏極電極D向源極電極S流過的電流被截斷。此外，半導體裝置110為截止狀態時，P型基底層3內的空穴經P+型接觸層5流向源極電極S。由此，半導體裝置110的雪崩耐量(日文二耐量)提高。
[0052]在半導體裝置110中，場板電極7在電氣方面與懸浮電位或η +型源極層4是相同電位。通過這樣的場板電極7，緩解溝槽T的深度方向(Ζ方向)的電場的集中，半導體裝置110的耐壓升聞。
[0053]此外，導電部8在電氣方面與懸浮電位或η +型源極層4是相同電位。即，導電部8不與柵極電極G是相同電位，不作為柵極發揮功能。通過對多個溝槽T中的一部分設置不作為柵極發揮功能的導電部8，與對全部溝槽T設置柵極電極G的情況相比，輸入電容Ciss減小。
[0054]這裡，在溝槽T內將場板電極7及柵極電極G相互分離而設，場板電極7與η +型源極層4為相同電位的情況下，在柵極電極G與η +型源極層4之間、以及柵極電極G與場板電極7之間產生柵極一源極間電容。柵極一源極間電容是輸入電容Ciss的一部分。柵極一源極間電容相對於輸入電容Ciss整體佔較多的比例。
[0055]相對於此，通過使溝槽T內的導電部8與η +型源極層4為相同電位，對於該溝槽T不產生柵極一源極間電容。因而，對多個溝槽T中的一部分在溝槽T中設置導電部8，使該導電部8與η+型源極層4為相同電位。由此，在該溝槽T中不產生柵極一源極間電容，作為半導體裝置110整體，輸入電容Ciss減小。
[0056]本實施方式的半導體裝置110中，P+型接觸層5偏向設置於半導體柱10的與柵極電極G相反的一側。例如，第I半導體柱IOA中，P+型接觸層5Α偏向設置於第I半導體柱IOA的與第I柵極電極Gl相反的一側。此外，第2半導體柱IOB中，P+型接觸層5Β偏向設置於第2半導體柱IOB的與第2柵極電極G2相反的一側。
[0057]圖2Α及圖2Β是例示半導體柱的結構的示意性剖視圖。
[0058]圖2Α及圖2Β中，表示出將半導體柱10的上端101部分擴大了的示意性的剖面。圖2Α表示半導體柱10的第一結構例，圖2Β表示半導體柱10的第二結構例。另外，圖2Α及圖2B中，對第I半導體柱IOA進行了例示，但第2半導體柱IOB也是同樣的。
[0059]如圖2A所示，第I半導體柱IOA中，P+型接觸層5A偏向設置於第I半導體柱IOA的與第I柵極電極Gl相反的一側。這裡，偏向設置P+型接觸層5A是指，在將第I半導體柱IOA的上端101的P+型接觸層5A在X方向的中心位置設為CL2、將上端101整體在X方向的中心位置設為CLl的情況下，中心位置CL2相對於中心位置CLl而言向遠離第I柵極電極Gl的方向偏移。
[0060]下面表示偏向的狀態的一例。
[0061](I)…第I半導體柱IOA的上端101的η +型源極層4A在X方向的長度Lll大於等於上端101在X方向的長度LlO的一半。
[0062](2)…上端101的P+型接觸層5Α在X方向的長度L12小於等於長度LlO的一半。
[0063](3)…上端101的η +型源極層4Α與P+型接觸層5Α之間的邊界的位置BP與上端101在X方向的長度的一半相比更加遠離第I柵極電極Gl。
[0064]此外，半導體裝置110中，第I接觸部Cl可以偏向設置於第I半導體柱IOA的與第I柵極電極Gl相反的一側。這裡，偏向設置第I接觸部Cl是指，在將第I接觸部Cl的與上端101之間的接觸部分在X方向的中心位置設為CL3的情況下，中心位置CL3相對於中心位置CLl而言向遠離第I柵極電極Gl的方向偏移。
[0065]如上述(I)~(3)所例示的那樣，通過將ρ+型接觸層5Α偏向設置於第I半導體柱IOA的與第I柵極電極Gl相反的一側，能夠抑制ρ +型接觸層5Α所含的雜質對ρ型基底層3Α的影響。
[0066]具體而言，若P+型接觸層5Α偏向設置於第I半導體柱IOA的與第I柵極電極Gl相反的一側，則與不偏向的情況相比，P+型接觸層5Α與溝道形成區域之間的距離變長。該距離越長，溝道形成區域由於P+型接觸層5的雜質而受到的影響越少。因而，半導體裝置110的閾值等特性穩定。
[0067]這裡，本實施方式的半導體裝置110中，設有柵極電極G的第I溝槽Tl與設有導電部8的第2溝槽Τ2相鄰。因而，通過將ρ +型接觸層5偏向設置於半導體柱10的與柵極電極G相反的一側，從而ρ +型接觸層5遠離柵極電極G並且接近導電部8。但是，由於導電部8不作為柵極發揮功能，所以即使在導通狀態下在半導體柱10的導電部8側也不形成溝道。因而，即使P +型接觸層5偏向設置於半導體柱10的與柵極電極G相反的一側，半導體裝置110的動作也不受影響。
[0068]此外，半導體裝置110中，由於ρ +型接觸層5遠離溝道形成區域，所以可以使P +型接觸層5的雜質濃度更濃、使ρ +型接觸層5的深度更深。
[0069]在圖2Β所示的半導體柱10的第二結構例中，如圖2Α所示的那樣與半導體柱10的第一結構例相比，P+型接觸層5的雜質濃度及 深度不同。圖2Β所示的ρ+型接觸層5中，從上端101側沿Z方向依次具有第I區域51及第2區域52。即，圖2Β所示的ρ +型接觸層5中，雜質濃度從上端101沿Z方向階梯性降低。另外，也可以在比第2區域52深的位置設置雜質濃度進一步階梯性降低的區域(例如第3區域53)。
[0070]這樣，通過將ρ +型接觸層5的雜質濃度設得更濃、將P +型接觸層5的深度設得更深，半導體裝置110為截止狀態時的P型基底層3內的空穴有效地向源極電極S排出，實現雪崩耐量的提高。[0071]接著，說明半導體裝置110的製造方法。
[0072]圖3A?圖7B是例示半導體裝置的製造方法的示意性剖視圖。
[0073]首先，如圖3A所示，準備n+型漏極層I。η +型漏極層I例如是矽晶片。接著，在η +型漏極層I的第I面Ia形成η—型漂移層2。η—型漂移層2在第I面Ia例如通過外延成長而形成。
[0074]接著，在η —型漂移層2形成沿Z方向延伸的溝槽Τ。溝槽T例如通過RIE(Reactive1n Etching，反應離子蝕刻)形成。以使耗盡層與半導體裝置110的耐壓相應地延伸到規定深度的方式決定溝槽T的深度。例如，在耐壓為100V左右的情況下，距η—型漂移層2的上表面2a的溝槽T的深度是6微米(μ m)左右。半導體裝置110的耐壓越高，溝槽T形成得越深。
[0075]溝槽T在η—型漂移層2中沿X方向以規定的間隔形成多個。由此，在相鄰的溝槽T之間構成半導體柱10。
[0076]在形成溝槽T後，在半導體柱10的上端101以及溝槽T的內側的面整體上形成場板絕緣膜62。場板絕緣膜62例如含有氧化矽。氧化矽例如通過熱氧化法或CVD(ChemicalVapor Deposition,化學氣相成長)法形成。場板絕緣膜62也可以應用通過CVD法形成的
氮化矽、氮氧化矽、或氧化鋁等。
[0077]接著，如圖3B所示，在溝槽T內將導電性的多晶矽70例如通過CVD法埋入。導電性的多晶矽70隔著場板絕緣膜62埋入溝槽T內。導電性的多晶矽70含有例如ρ型雜質，但也可以含有η型雜質。
[0078]接著,如圖4Α所示,將多晶娃70的一部分通過例如⑶E(Chemical Dry Etching,化學幹法蝕刻)法進行蝕刻。多晶矽70被蝕刻到其上端到達半導體柱10的上端101的程度。結果，場板電極7隔著場板絕緣膜62形成在溝槽T內。
[0079]接著，如圖4B所示，將場板絕緣膜62的一部分蝕刻，使上端後退。場板絕緣膜62被蝕刻到其上端在後述的P型基底層3的下端更下側的程度。場板絕緣膜62例如採用氟化氫(HF)類的蝕刻液通過溼法蝕刻來蝕刻。通過該溼法蝕刻，作為多晶矽的場板電極7幾乎不被蝕刻。因而，場板絕緣膜62選擇性地被蝕刻。結果，場板電極7從場板絕緣膜62的上端露出，成為向上側突出的狀態。此外，半導體柱10的側面IOs的一部分在場板絕緣膜62的上方露出。
[0080]接著，如圖5A所示，例如通過熱氧化法形成氧化矽610。氧化矽610以將場板電極7的從場板絕緣膜62露出的部分、半導體柱10的側面IOs以及上端101覆蓋的方式形成。氧化矽610也可以通過例如CVD法形成。
[0081]接著，如圖5B所示，在場板絕緣膜62之上形成導電性的多晶矽71。導電性的多晶矽71例如通過CVD法埋入溝槽T內。導電性的多晶矽71在溝槽T內隔著氧化矽610而與半導體柱10及場板電極7鄰接。本實施方式中，在多個溝槽T中的第I溝槽Tl內形成的多晶矽71成為柵極電極G。因而，介於柵極電極G與半導體柱10之間的氧化矽610成為柵極絕緣膜61。此外，在第I溝槽Tl的旁邊設置的第2溝槽T2內形成的多晶矽71成為導電部8。
[0082]接著，如圖6A所示，形成氧化矽13以將溝槽T上方覆蓋。氧化矽13例如通過CVD法形成。氧化矽13也可以通過熱氧化法形成。氧化矽13以將溝槽T上方以及半導體柱10的上端101覆蓋的方式整體地形成。之後，採用未圖示的掩模，利用RIE法進行蝕刻，從而將覆蓋半導體柱10的上端101的部分除去。由此，氧化矽13如圖6A所示那樣留在溝槽T之上。
[0083]接著，將氧化矽13用作掩模，離子注入ρ型雜質。由此，從半導體柱10的上端101到規定深度形成P型基底層3。P型基底層3隔著柵極絕緣膜61而與柵極電極G相對。
[0084]然後，將氧化矽13用作掩模，離子注入η型雜質。由此，在P型基底層3之上形成成為η +型源極層4的區域。該離子注入的劑量被設定得使得η +型源極層4的η型雜質濃度高於η —型漂移層2的η型雜質濃度。η +型源極層4的一部分隔著柵極絕緣膜61而與柵極電極G的一部分相對。
[0085]接著，如圖6Β所示，以覆蓋溝槽T及半導體柱10上方的一部分的方式形成氧化矽
14。氧化矽14例如通過CVD法形成。氧化矽14也可以通過熱氧化法形成。氧化矽14以覆蓋溝槽T上方以及半導體柱10的上端101的方式整體地形成。然後，利用未圖示的掩模，通過RIE法進行蝕刻，從而除去將半導體柱10的上端101覆蓋的部分的一部分。由此，在氧化矽14中形成開口 hi。
[0086]本實施方式中，將開口 hi設在半導體柱10的上端101的偏向於與柵極電極G相反的一側的位置。
[0087]接著，將氧化矽14用作掩模，離子注入P型雜質。由此，從半導體柱10的上端101到規定深度形成P +型接觸層5。P +型接觸層5通過對η +型源極層4的η型雜質補償摻雜(日文:力々 > 夕一卜''一 7°)而形成。本實施方式中，氧化矽14的開口 hi設在半導體柱10的上端101中偏向於與柵極電極G相反的一側的位置，所以從該開口 hi注入的ρ型雜質也從上端101中偏向於與柵極電極G相反的一側的位置被注入到n+型源極層4內。由此，在半導體柱10的上端101中偏向於與柵極電極G相反的一側的位置形成ρ +型接觸層5。
[0088]該ρ +型接觸層5的形成也可以通過將P型雜質的劑量階梯性改變的多級離子注入而形成。由此，形成圖2B所示那樣的具有不同的雜質濃度的區域51、52以及53的ρ +型接觸層5。
[0089]接著，如圖7Α所示，形成例如基於氧化矽的層間絕緣膜63。層間絕緣膜63例如通過CVD法形成。層間絕緣膜63以將溝槽T上方以及半導體柱10的上端101覆蓋的方式整體地形成。然後，利用未圖示的掩模，通過RIE法進行蝕刻，從而在層間絕緣膜63中形成開口 h2。開口 h2形成在η +型源極層4以及p+型接觸層5之上。開口 h2與在半導體柱10的上端101中偏向的位置設置的P+型接觸層5相匹配地形成。
[0090]接著，如圖7B所示，形成電極材料膜90。電極材料膜90例如採用金屬材料。金屬材料例如採用鋁。電極材料膜90可以是含有阻擋金屬的多層結構。由此，形成與n+型源極層4及ρ +型接觸層5導通的源極電極S。此外，埋入開口 h2的電極材料膜90成為第I接觸部Cl。第I接觸部Cl形成在開口 h2的位置。即，第I接觸部Cl形成在半導體柱10的上端101中偏向於與柵極電極G相反的一側的位置。
[0091]經過這樣的工序，半導體裝置110完成。
[0092]在半導體裝置110中，由於P+型接觸層5偏向形成於半導體柱10的上端101的與柵極電極G相反的一側，所以當形成圖7A所示的開口 h2時的掩模的對位產生足夠的餘量。例如，在半導體柱10的兩側設有柵極電極G的情況下，需要在半導體柱10的上端101的中央部分形成P +型接觸層5，並在其兩側形成η +型源極層4。該情況下，形成P +型接觸層5時的掩模的對位精度需要比上端101在X方向的長度的I / 3足夠小(例如0.3ym以下)。另一方面，半導體裝置110中，僅在上端101的單側設置P+型接觸層5，即使有一些位置偏移也不對溝道形成區域帶來影響。因而，形成P+型接觸層5時的掩模的對位不要求高精度(例如2.0ym以下的程度)。
[0093](第二實施方式)
[0094]接著，說明第二實施方式的半導體裝置。
[0095]圖8是例示第二實施方式的半導體裝置的結構的示意性剖視圖。
[0096]如圖8所示，第二實施方式的半導體裝置120具備在源極電極S與在第2溝槽Τ2內設置的導電部8之間設置的第2接觸部C2。此外，半導體裝置120具備在源極電極與在第2溝槽Τ2內設置的第2場板電極7Β之間設置的第3接觸部C3。其他方面與半導體裝置110相同。
[0097]第2接觸部C2及第3接觸部C3可以僅設置某一方，也可以設置雙方。此外，第I接觸部Cl、第2接觸部C2以及第3接觸部C3可以沿X方向連結。第2接觸部C2及第3接觸部C3沿Y方向延伸而設。第2接觸部C2及第3接觸部C3採用與源極電極S的材料相同的金屬材料。另外，第2接觸部C2及第3接觸部C3除了金屬材料之外也可以是導電性的多晶矽。
[0098]為了製造半導體裝置120，在圖7Α及圖7Β所示的半導體裝置110的製造工序中，將開口 h2的位置及大小匹配於第2接觸部C2及第3接觸部C3而變更即可。在半導體裝置120的製造工序中形成的開口 h2的大小大於在半導體裝置110的製造工序中形成的開口 h2的大小。因而，與半導體裝置110相比，形成開口 h2時的掩模的對位精度產生了餘量。
[0099]在這樣的半導體裝置120中，除了與半導體裝置110相同的作用效果之外，與不設置第2接觸部C2及第3接觸部C3的情況相比，成為與源極電極S相同電位的布線整體的電阻減小。
[0100]這裡，導電部8、第2場板電極7B由導電性的多晶娃形成。因而,與金屬材料相比電阻值大。若不在導電部8、第2場板電極7B與源極電極S之間設置第2接觸部C2及第3接觸部C3，則包含導電部8、第2場板電極7B在內的與源極電極S成為相同電位的布線整體的電阻增大。若成為與源極電極S相同電位的布線整體的電阻增大，則自動導通(selfturn-on)的發生等半導體裝置的特性劣化。
[0101]本實施方式中，在導電部8與源極電極S之間設有第2接觸部C2，在第2場板電極7B與源極電極S之間設有第3接觸部C3，從而包含導電部8及第2場板電極7B在內的與源極電極S成為相同電位的布線整體的電阻減小。由此，抑制半導體裝置的特性的劣化。
[0102]此外，在這樣的半導體裝置120中，由於設有第2接觸部C2及第3接觸部C3，所以不需要用於使導電部8及第2場板電極7B與源極電極S導通的升高(日文立6上# >9 )布線。
[0103]圖9A及圖9B是半導體裝置的示意性俯視圖。
[0104]圖9A是半導體裝置120的示意性俯視圖，圖9B是參考例的半導體裝置190的示意性俯視圖。每個圖都示意性地表示出形成為矩形的晶片狀的半導體裝置120及190的俯視圖。[0105]如圖9B所示，參考例的半導體裝置190中，未設有第2接觸部C2及第3接觸部C3。因而，半導體裝置190中，在作為電晶體而發揮功能的元件區域AA的外側的周邊區域，設有將源極電極S與導電部8及第2場板電極7B連接的升高布線PT。
[0106]另一方面，如圖9A所示，在本實施方式的半導體裝置120中，在元件區域AA的內側設有第2接觸部C2及第3接觸部C3。因而，在元件區域AA的外側不需要設置升高布線PT。即，在半導體裝置120中，與半導體裝置190相比元件區域AA增大。
[0107]此外，在半導體裝置120中，由於不需要元件區域AA的外側的升高布線PT，所以不需要形成升高布線PT時的光刻工序。此外，由於沒有升高布線PT，所以排除了由於存在升高布線PT而導致的抗蝕劑塗覆的不良的原因。即，沒有升高布線PT，從而在更平坦的面上塗覆抗蝕劑，光刻工序的精度提高。
[0108](第三實施方式)
[0109]接著，說明第三實施方式的半導體裝置。
[0110]圖1OA及圖1OB是例示第三實施方式的半導體裝置的結構的示意性剖視圖。
[0111]圖1OA表示半導體裝置130的示意性剖視圖，圖1OB表示半導體裝置130的局部放大圖。
[0112]如圖10所示，第三實施方式的半導體裝置130中，除了第二實施方式的半導體裝置120的結構之外，還具備絕緣膜65。
[0113]絕緣膜65設在導電部8的側面8s與P+型接觸層5之間。為了製造具備這樣的絕緣膜65的半導體裝置130，在圖7 A及圖7B所示的半導體裝置110的製造工序中，當蝕刻層間絕緣膜63時例如進行2階段的蝕刻即可。
[0114]在半導體裝置130中，通過設置絕緣膜65，從而當形成第I接觸部Cl及第2接觸部C2時，絕緣膜65成為阻擋而抑制對半導體柱10的影響。例如，在使用金屬材料(例如鋁)作為第I接觸部Cl及第2接觸部C2的材料的情況下，利用絕緣膜65抑制該金屬材料與半導體柱10進行反應(鋁釘(日文:^ 々)等)。
[0115](第四實施方式)
[0116]接著，說明第四實施方式的半導體裝置。
[0117]圖11是例示第四實施方式的半導體裝置的結構的示意性剖視圖。
[0118]如圖11所示，第四實施方式的半導體裝置140，與圖8所示的第二實施方式的半導體裝置120相比不同點在於，在第2溝槽T2內未設有導電部8。其他方面與半導體裝置120相同。
[0119]為了製造半導體裝置140，在圖5B所示的半導體裝置110的製造工序中，在將多晶矽71埋入溝槽T內後，僅將埋入第2溝槽T2內的多晶矽71除去。然後，在將多晶矽71除去了的第2溝槽T2內埋入與場板絕緣膜62相同的例如氧化矽。然後，與半導體裝置120的製造工序相同。
[0120]通過如半導體裝置140那樣在第2溝槽T2內不設置導電部8，容易將埋入第2溝槽T2的絕緣膜6的上端面平坦化。由此，容易得到第2接觸部C2與第2場板電極7B之間的可靠的接觸。
[0121](第五實施方式)
[0122]接著，說明第五實施方式的半導體裝置。[0123]圖12是例示第五實施方式的半導體裝置的結構的示意性剖視圖。
[0124]如圖12所示，第五實施方式的半導體裝置150具備在源極電極S與第I場板電極7A之間設置的第4接觸部C4。其他方面與第二實施方式的半導體裝置120相同。
[0125]為了製造半導體裝置150，在圖7A及圖7B所示的半導體裝置110的製造工序中，追加與第4接觸部C4的位置對應的開口 h2即可。
[0126]在這樣的半導體裝置150中，除了與半導體裝置120相同的作用效果之外，與未設置第4接觸部C4的情況相比，與源極電極S成為相同電位的布線整體的電阻減小。由此，抑制半導體裝置的特性劣化(自動導通等)。
[0127](變形例)
[0128]接著，說明本實施方式的半導體裝置的變形例。
[0129]圖13?圖15是表示變形例的示意性剖視圖。
[0130]圖13表示變形例(其I)的半導體裝置111。圖14表示變形例(其2)的半導體裝置112。圖15表示變形例(其3)的半導體裝置113。
[0131]圖13所示的半導體裝置111中，溝槽TlO內的結構與第一實施方式的半導體裝置110的溝槽T內的結構不同。在溝槽TlO內，設有場板電極7、柵極電極G和導電部8。場板電極7在溝槽TlO的中央部沿Z方向延伸。柵極電極G在溝槽TlO內設在以場板電極7為中心的X方向的一側。導電部8在溝槽TlO內設在以場板電極7為中心的X方向的另一側(與柵極電極G相反的一側)。
[0132]在半導體裝置111中設有多個溝槽T10。多個溝槽TlO各自的內部結構相同。在半導體裝置111中，P+型接觸層5偏向設置於半導體柱10的與柵極電極G相反的一側。半導體裝置111中，內部結構相同的多個溝槽TlO與結構相同的多個半導體柱10分別沿X方向交替配置。
[0133]圖14所示的半導體裝置112中，在溝槽T21內設有柵極電極G，在溝槽T22內設有導電部8。此外，在溝槽T21及T22內設置的場板電極7設在柵極電極G或導電部8的下端的下側。
[0134]半導體裝置112具備多個溝槽T21和多個溝槽T22。半導體裝置112中，多個溝槽T21與多個溝槽T22分別沿X方向交替配置。在設在溝槽T21與溝槽T22之間的半導體柱10中，P+型接觸層5偏向設置於半導體柱10的與柵極電極G相反的一側。
[0135]圖15所示的半導體裝置113中，在溝槽T23內設有柵極電極G，在溝槽T24內設有導電部8。此外，半導體裝置113中，未設置圖14所示的場板電極7。因而，半導體裝置113的溝槽T23及T24的深度比半導體裝置112的溝槽T21及T22的深度淺。
[0136]半導體裝置113具備多個溝槽T23和多個溝槽T24。半導體裝置113中，多個溝槽T23與多個溝槽T24分別沿X方向交替配置。在設在溝槽T23與溝槽T24之間的半導體柱10中，P+型接觸層5偏向設置於半導體柱10的與柵極電極G相反的一側。
[0137]接著，說明本實施方式的半導體裝置的應用例。
[0138]另外，在以下的應用例中，示出了採用半導體裝置110的情況，但半導體裝置111、112、113、120、130、140 以及 150 也能應用。
[0139]圖16是表示半導體裝置的應用例的電路圖。
[0140]圖16表示回掃(fly back)電路200。如圖16所示，回掃電路200具備橋接電路210、PFC (Power Factor Correction，功率因數校正)電路220、開關電路230、變壓器240以及同步整流電路250。橋接電路210、PFC電路220以及開關電路230設在變壓器240的初級側，同步整流電路250設在變壓器240的次級側。這樣的回掃電路200例如被應用於電源裝置(DC — DC變換器等)。
[0141]本實施方式的半導體裝置110例如被應用於同步整流電路250。通過對同步整流電路250應用半導體裝置110，與對同步整流電路250應用二極體的情況相比，因導通電壓引起的損失被抑制為例如I / 7左右。由此，應用了回掃電路200的電源裝置等的電力損失降低。此外，通過應用半導體裝置110，提供特性穩定的電源裝置等。
[0142]如上所述，根據實施方式的半導體裝置，能夠得到穩定的特性。
[0143]另外，以上說明了本實施方式及其變形例，但本發明不限於這些例子。例如，對於上述各實施方式或其變形例，本領域技術人員適當進行構成要素的追加、削除、設計變更或將各實施方式及各變形例的特徵適當組合而得的實施方式，只要不脫離本發明的主旨，就包含在本發明的範圍中。
[0144]例如，在上述的各實施方式以及各變形例中，將第I導電型設為η型、第2導電型設為P型而進行了說明，但本發明將第I導電型設為P型、將第2導電型設為η型也能實施。
[0145]此外，在上述的各實施方式以及各變形例中，說明了採用矽(Si)作為半導體的例子，但作為半導體，例如也可以採用碳化矽(SiC)或氮化鎵(GaN)等化合物半導體、或者金剛石等寬帶隙半導體。
[0146]此外，在上述的各實施方式以及各變形例中，以MOS電晶體為例進行了說明，但本發明不限於此，半導體裝置例如也能對IGBT (Insulated Gate Bipolar Transistor,絕緣柵雙極型電晶體)、IEGT (Injection Enhanced Gate Transistor,注入增強柵電晶體)等進行應用。
【權利要求】
1.一種半導體裝置， 具備: 在第I方向上延伸 的半導體部； 在與上述第I方向正交的第2方向上與上述半導體部分離設置的控制電極；以及 第I電極， 上述半導體部包含: 第I導電型的第I半導體區域； 第2導電型的第2半導體區域，設置在上述第I半導體區域之上，隔著絕緣膜而與上述控制電極相對； 第I導電型的第3半導體區域，設置在上述第2半導體區域之上，具有比上述第I半導體區域的雜質濃度高的雜質濃度；以及 第2導電型的第4半導體區域，與上述第3半導體區域並排，具有比上述第2半導體區域的雜質濃度高的雜質濃度， 上述第I電極在上述半導體部的上端與上述第3半導體區域及上述第4半導體區域導通； 上述第4半導體區域偏向設置於上述半導體部的與上述控制電極相反一側。
2.如權利要求1記載的半導體裝置， 該半導體裝置還具備第I場板電極，該第I場板電極在上述第2方向上與上述半導體部及上述控制電極分離設置； 上述控制電極設置在上述半導體部與上述第I場板電極之間。
3.如權利要求2記載的半導體裝置， 上述第I場板電極的下端位於比上述控制電極的下端更靠下。
4.如權利要求2記載的半導體裝置， 該半導體裝置還具備: 在上述控制電極與上述第2半導體區域之間設置的第I絕緣膜；以及 在上述第I場板電極與上述第I半導體區域之間設置的第2絕緣膜， 上述第2絕緣膜的膜厚比上述第I絕緣膜的膜厚更厚。
5.如權利要求2記載的半導體裝置， 該半導體裝置還具備在上述第I電極與上述第I場板電極之間設置的第4接觸部。
6.如權利要求1記載的半導體裝置， 上述半導體部的上述上端處的上述第3半導體區域在上述第2方向上的長度大於等於上述上端在上述第2方向上的長度的一半。
7.如權利要求1記載的半導體裝置， 上述半導體部的上述上端處的上述第3半導體區域與上述第4半導體區域的邊界的位置，與上述半導體部的上端在上述第2方向上的長度的一半相比，設置在更遠離上述控制電極的一側。
8.如權利要求1記載的半導體裝置， 該半導體裝置還具備第I接觸部，該第I接觸部設置在上述第I電極與上述第3半導體區域之間以及上述第I電極與上述第4半導體區域之間；上述第I接觸部偏向設置於上述半導體部的上述與上述控制電極相反一側。
9.如權利要求1記載的半導體裝置， 該半導體裝置還具備導電部，該導電部在上述半導體部的與上述控制電極相反一側與上述半導體部分離設置，並與上述第3半導體區域導通。
10.如權利要求9記載的半導體裝置， 該半導體裝置還具備第2接觸部，該第2接觸部設置在上述第I電極與上述導電部之間。
11.如權利要求1記載的半導體裝置， 上述第4半導體區域具有: 上述半導體部的上述上端側的第I區域；以及 與上述第I區域相接、且具有比上述第I區域的雜質濃度高的雜質濃度的第2區域。
12.如權利要求1記載的半導體裝置， 第4半導體區域在上述第I方向上的長度比上述第3半導體區域在上述第I方向上的長度長。
13.如權利要求1記載的半導體裝置， 該半導體裝置還具備第2場板電極，該第2場板電極在上述半導體部的上述與上述控制電極相反一側與上述半導體部分離`設置。
14.如權利要求13記載的半導體裝置， 該半導體裝置還具備第3接觸部，該第3接觸部設置在上述第I電極與上述第2場板電極之間。
15.如權利要求1記載的半導體裝置， 上述第I電極含有金屬。
16.如權利要求1記載的半導體裝置， 該半導體裝置還具備第2電極，該第2電極與上述第I半導體區域導通。
17.一種半導體裝置， 具備: 第I半導體部，在第I方向上延伸； 第2半導體部，在上述第I方向上延伸，並在與上述第I方向正交的第2方向上與上述第I半導體部分離設置； 第I場板電極，設置在上述第I半導體部與上述第2半導體部之間，與上述第I半導體部以及上述第2半導體部分離設置； 第I控制電極，設置在上述第I半導體部與上述第I場板電極之間，並與上述第I半導體部以及上述第I場板電極分離設置；以及 第2控制電極，設置在上述第2半導體部與上述第I場板電極之間，並與上述第2半導體部以及上述第I場板電極分離設置， 上述第I半導體部包含: 第I導電型的第I第I半導體區域； 第2導電型的第I第2半導體區域，設置在上述第I第I半導體區域之上，隔著第I第I絕緣膜而與上述第I控制電極相對；第I導電型的第I第3半導體區域，設置在上述第I第2半導體區域之上，具有比上述第I第I半導體區域的雜質濃度高的雜質濃度；以及 第2導電型的第I第4半導體區域，與上述第I第3半導體區域並排，具有比上述第I第2半導體區域的雜質濃度高的雜質濃度， 上述第2半導體部包含: 第1導電型的第2第I半導體區域； 第2導電型的第2第2半導體區域，設置在上述第2第I半導體區域之上，隔著第2第I絕緣膜而與上述第2控制電極相對； 第I導電型的第2第3半導體區域，設置在上述第2第2半導體區域之上，具有比上述第2第I半導體區域的雜質濃度高的雜質濃度；以及 第2導電型的第2第4半導體區域，與上述第2第3半導體區域並排，具有比上述第2第2半導體區域的雜質濃度高的雜質濃度， 上述第1第4半導體區域偏向設置於上述第I半導體部的與上述第I控制電極相反一側； 上述第2第4半導體區域偏向設置於上述第2半導體部的與上述第2控制電極相反一側。
18.如權利要求17記載的半導體裝置， 上述第I半導體部的上端處的上述第I第3半導體區域在上述第2方向上的長度大於等於上述第I半導體部的上述上端在上述第2方向上的長度的一半； 上述第2半導體部的上端處的上述第2第3半導體區域在上述第2方向上的長度大於等於上述第2半導體部的上述上端在上述第2方向上的長度的一半。
19.如權利要求17記載的半導體裝置， 該半導體裝置還具備: 第I電極，與上述第I第3半導體區域、上述第I第4半導體區域、第2第3半導體區域以及第2第4半導體區域導通； 第I第I接觸部，設置在上述第I電極與上述第I第3半導體區域之間以及上述第I電極與上述第I第4半導體區域之間；以及 第2第I接觸部，設置在上述第I電極與上述第2第3半導體區域之間以及上述第I電極與上述第2第4半導體區域之間， 上述第I第I接觸部偏向設置於上述第I半導體部的與上述第I控制電極相反一側； 上述第2第I接觸部偏向設置於上述第2半導體部的與上述第2控制電極相反一側。
20.如權利要求17記載的半導體裝置， 該半導體裝置還具備第2場板電極，該第2場板電極在上述第I半導體部的與上述第I控制電極相反一側與上述第I半導體部分離設置。
【文檔編號】H01L29/78GK103579311SQ201310068994
【公開日】2014年2月12日 申請日期:2013年3月5日 優先權日:2012年7月27日
【發明者】小林仁 申請人:株式會社東芝