緩衝器控制電路和包括所述緩衝器控制電路的集成電路的製作方法

2023-10-17 10:34:24 1

專利名稱：緩衝器控制電路和包括所述緩衝器控制電路的集成電路的製作方法
技術領域：
本發明的示例性實施例涉及一種緩衝器控制電路，且更具體而言涉及一種用於控制緩衝器以準確地識別輸入信號的邏輯電平的技術。
背景技術：
隨著各種集成電路的數據傳輸速度迅速地增加，高速且高質量的緩衝器是有用 的。特別地，正在開發能夠正確地接收因符號間幹擾或串擾而失真的信號的緩衝器。圖I是現有的緩衝器電路的配置圖。參見圖1，緩衝器電路包括電流供應單元110、放大器型緩衝器120以及反相器型緩衝器130。電流供應單元110供應由放大器型緩衝器120使用的電流。可利用本技術領域熟知的電流源來配置電流供應單元110。放大器型緩衝器120被配置成差動放大器。放大器型緩衝器120比較輸入信號VIN與參考電位VREF且根據比較結果驅動輸出端子VI。如果輸入信號VIN的電平高於參考電位VREF，則將輸出端子Vl驅動至高電平，而如果輸入信號VIN的電平低於參考電位VREF，則將輸出端子Vl驅動至低電平。反相器型緩衝器130接收並輸出來自放大器型緩衝器120的輸出端子Vl的信號。反相器型緩衝器130是由諸如反相器、與非門、或非門等邏輯門構成的緩衝器，反相器型緩衝器130位於緩衝器電路中放大器型緩衝器120的後端。圖中示出反相器型緩衝器130包括兩個反相器。圖2和圖3是示出輸出端子Vl和輸出端子V2在理想情況下和非理想情況下的電壓電平的圖。參見圖2，輸出端子Vl的信號與輸出端子V2的信號的交點與參考電位VREF相同。在此情況下，當輸入信號VIN與參考電位VREF相同時，由於輸出端子Vl的信號和輸出端子V2的信號處於參考電位VREF，因此可準確地識別輸入信號VIN的邏輯值。參見圖3，輸出端子Vl的信號與輸出端子V2的信號的交點不為參考電位VREF。這是因為反相器的邏輯閾值不同於參考電位VREF這一事實而產生的。此現象的明顯程度會根據包括緩衝器電路的集成晶片的PVT變化而變化。在圖3所示的輸出端子Vl的信號與輸出端子V2的信號的交點不為參考電位VREF的情況下，當輸入信號VIN具有高電平時，可能將輸入信號VIN錯誤地識別為晶片內的低電平，而當輸入信號VIN具有低電平時，可能將輸入信號VIN錯誤地識別為高電平。特別地，在輸入信號VIN是諸如時鐘的周期波的情況下，周期波的佔空比(duty)可能失真。

發明內容
本發明的一個實施例允許緩衝器電路準確地檢測輸入信號的邏輯電平。根據本發明的一個實施例，一種緩衝器控制電路可以包括電流供應單元，所述電流供應單元被配置成供應電流且響應於碼而調整所述電流；第一緩衝器，所述第一緩衝器被配置成接收所述電流並且輸出通過將在一個輸入節點處接收到的參考電位與在另一個輸入節點處接收到的參考電位進行比較所獲得的值；第二緩衝器，所述第二緩衝器被配置成緩衝第一緩衝器的輸出；以及碼發生單元，所述碼發生單元被配置成響應於第二緩衝器的輸出而產生所述碼。根據本發明的另一個實施例，一種緩衝器控制電路可以包括第一緩衝器，所述第一緩衝器被配置成輸出通過將在一個輸入節點處接收到的參考電位與在另一個輸入節點
處接收到的參考電位進行比較所獲得的值；電流吸收單元，所述電流吸收單元被配置成吸收電流且響應於碼而調整所述電流；第二緩衝器，所述第二緩衝器被配置成緩衝第一緩衝器的輸出；以及碼發生單元，所述碼發生單元被配置成響應於第二緩衝器的輸出而產生所述碼。根據本發明的另一個實施例，一種緩衝器控制電路可以包括電流供應單元，所述電流供應單元被配置成供應供電電流且響應於第一碼而調整所述供電電流；第一放大緩衝器，所述第一放大緩衝器被配置成接收供電電流且通過將在一個輸入節點處接收到的參考電位與在另一個輸入節點處接收到的參考電位進行比較而驅動輸出節點；第二放大緩衝器，所述第二放大緩衝器被配置成通過將在一個輸入節點處接收到的參考電位與在另一個輸入節點處接收到的參考電位進行比較而驅動輸出節點；電流吸收單元，所述電流吸收單元被配置成吸收吸收電流且響應於第二碼而調整吸收電流；附加緩衝器，所述附加緩衝器被配置成緩衝從輸出節點輸出的信號；以及碼發生單元，所述碼發生單元被配置成響應於附加緩衝器的輸出而產生所述第一碼和所述第二碼。根據本發明的另一個實施例，一種集成電路可以包括複製電流供應單元，所述複製電流供應單元被配置成供應電流且響應於碼而調整電流；複製放大緩衝器，所述複製放大緩衝器被配置成接收從複製電流供應單元供應的電流且輸出通過將在一個輸入節點處接收到的參考電位與在另一個輸入節點處接收到的參考電位進行比較所獲得的值；附加緩衝器，所述附加緩衝器被配置成緩衝複製放大緩衝器的輸出；碼發生單元，所述碼發生單元被配置成響應於附加緩衝器的輸出而產生所述碼；至少一個輸入焊盤；至少一個電流供應單元，所述至少一個電流供應單元被配置成響應於所述碼而供應電流；以及至少一個放大緩衝器，所述至少一個放大緩衝器被配置成接收從電流供應單元供應的電流並將輸入至所述至少一個輸入焊盤的信號與參考電位進行比較。根據本發明的又一個實施例，一種集成電路可以包括複製放大緩衝器，所述複製放大緩衝器被配置成將在一個輸入節點處接收到的參考電位與在另一個輸入節點處接收到的參考電位進行比較；複製電流吸收單元，所述複製電流吸收單元被配置成吸收電流且響應於碼而調整所述電流；附加緩衝器，所述附加緩衝器被配置成緩衝複製放大緩衝器的輸出；碼發生單元，所述碼發生單元被配置成響應於附加緩衝器的輸出而產生所述碼；至少一個輸入焊盤；至少一個電流供應單元，所述碼發生單元被配置成響應於所述碼而供應電流；以及至少一個放大緩衝器，所述至少一個放大緩衝器被配置成接收從電流供應單元供應的電流並將輸入至所述至少一個輸入焊盤的信號與參考電位進行比較。根據本發明的又一個實施例，一種集成電路可以包括複製電流供應單元，所述複製電流供應單元被配置成供應供電電流且響應於第一碼而調整所述供電電流；第一複製放大緩衝器，所述第一複製放大緩衝器被配置成接收從複製電流供應單元供應的供電電流且通過將在一個輸入節點處接收到的參考電位與在另一個輸入節點處接收到的參考電位進行比較而驅動輸出節點；第二複製放大緩衝器，所述第二複製放大緩衝器被配置成通過將在一個輸入節點處接收到的參考電位與在另一個輸入節點處接收到的參考電位進行比較而驅動輸出節點；複製電流吸收單元，所述複製電流吸收單元被配置成吸收吸收電流且響應於第二碼而調整吸收電流；複製附加緩衝器，所述複製附加緩衝器被配置成緩衝從輸出節點輸出的信號；碼發生單元，所述碼發生單元被配置成響應於複製附加緩衝器的輸出而產生所述第一碼和所述第二碼；至少一個輸入焊盤；至少一個電流供應單元，所述至少一個電流供應單元被配置成響應於所述第一碼供應電流；至少一個第一放大緩衝器，所述至少一個第一放大緩衝器被配置成接收從所述至少一個電流供應單元供應的電流且通過將輸入至所述至少一個輸入焊盤的信號與參考電位進行比較而驅動輸出節點；至少一個第二 放大緩衝器，所述至少一個第二放大緩衝器被配置成通過將輸入至所述至少一個輸入焊盤的信號與參考電位進行比較而驅動所述輸出節點；以及至少一個電流吸收單元，所述至少一個電流吸收單元被配置成響應於所述第二碼而從所述至少一個第二放大緩衝器吸收電流。


圖I是現有的緩衝器電路的配置圖。圖2和圖3是示出輸出端子在理想情況下和非理想情況下的電壓電平的圖。圖4是根據本發明的一個實施例的緩衝器控制電路的配置圖。圖5是圖4中所示的電流供應單元的一個示例性實施例的配置圖。圖6是圖4中所示的碼發生單元的一個示例性實施例的配置圖。圖7是示出圖6中所示的碼發生單元的操作的流程圖。圖8是包括圖4中所示的緩衝器控制電路的集成電路的一個示例性實施例的配置圖。圖9是根據本發明的另一個實施例的緩衝器控制電路的配置圖。圖10是圖9中所示的電流吸收單元的一個示例性實施例的配置圖。圖11是圖9中所示的碼發生單元的一個示例性實施例的配置圖。圖12是示出圖11中所示的碼發生單元的操作的流程圖。圖13是包括圖9中所示的緩衝器控制電路的集成電路的一個示例性實施例的配置圖。圖14是根據本發明的一個實施例的緩衝器控制電路的配置圖。圖15是圖14中所示的碼發生單元的一個示例性實施例的配置圖。圖16是示出圖15中所示的碼發生單元的操作的流程圖。圖17是包括圖14中所示的緩衝器控制電路的集成電路的一個示例性實施例的配置圖。
具體實施例方式下文將參照附圖更加詳細地描述本發明的示例性實施例。然而，本發明可以用不同的方式來實現且不應被解釋為限於本文中所述的實施例。確切地說，提供這些實施例以使得本說明書將清楚且完整，且將向本領域技術人員充分傳達本發明的範圍。在本說明書中，相同的附圖標記在本發明的各個附圖和實施例中表示相似的部分。圖4是根據本發明的一個實施例的緩衝器控制電路的配置圖。參見圖4，緩衝器控制電路包括電流供應單元410、放大器型緩衝器420、反相器型緩衝器430以及碼發生單元440。
電流供應單元410被配置成將根據碼C0DE〈0: N〉而決定的電流量供應給放大器型緩衝器420。在此，電流供應單元410響應於碼C0DE〈0:N>的值來調整供應給放大器型緩衝器的電流。放大器型緩衝器420被配置成通過使用從電流供應單元410供應的電流而操作，且將通過將在一個輸入端處接收的參考電位VREF與在另一輸入端處接收的參考電位VREF進行比較所獲得的值輸出至輸出端子VI。在圖4中，根據一個實例，示出放大器型緩衝器420為P型差動放大器，所述P型差動放大器使用一對PMOS電晶體421和422來接收輸入信號(即，參考電位VREF)。參考電位VREF被用作用於區分邏輯高電平和邏輯低電平的基準。一般而言，1/2 *電源電壓VDD被用作參考電位VREF。反相器型緩衝器430被配置成接收並輸出從放大器型緩衝器420的輸出端子Vl輸出的信號。反相器型緩衝器430是由諸如反相器、與非門、或非門等邏輯門構成的緩衝器，所述反相器型緩衝器430位於緩衝器電路中的放大器型緩衝器420的後端。在圖中示出反相器型緩衝器430包括兩個反相器。碼發生單元440被配置成響應於從反相器型緩衝器430的輸出端子V3輸出的信號而產生碼C0DE〈0:N>。當從反相器型緩衝器430的輸出端子V3輸出的信號被識別為邏輯高電平時，碼發生單元440對碼C0DE〈0:N>進行控制以減小由電流供應單元410供應的電流量，而當從反相器型緩衝器430的輸出端子V3輸出的信號被識別為邏輯低電平時，碼發生單元440對C0DE〈0:N>進行控制以增加由電流供應單元410供應的電流量。在此，由於將相同電壓(例示為參考電位VREF)施加至放大器型緩衝器420的差動輸入端子，因此如果從反相器型緩衝器430的輸出端子V3輸出的信號被識別為邏輯高電平，則確定集成電路將信號的邏輯電平識別為高於基準，且因此，供應至放大器型緩衝器420的電流量減少且從放大器型緩衝器40的輸出端子Vl輸出的信號的電壓電平降低。此外，如果從反相器型緩衝器430的輸出端子V3輸出的信號被識別為邏輯低電平，則確定集成電路將信號的邏輯電平識別為低於基準，且供應至放大器型緩衝器420的電流量增加且從放大器型緩衝器420的輸出端子Vl輸出的信號的電壓電平提高。由緩衝器控制電路產生的碼C0DE〈0:N>被傳送至設置在包括所述緩衝器控制電路的集成電路中的多個緩衝器電路(未示出)，使得所述多個緩衝器電路可通過使用碼C0DE〈0: N〉準確地識別輸入信號的邏輯值。也就是說，在本發明的本實施例中，在將相同參考電位VREF施加至放大器型緩衝器420的差動輸入端子的情況下，根據反相器型緩衝器430的輸出來控制供應給放大器型緩衝器420的電流量，由此包括緩衝器控制電路的集成電路可準確地識別輸入信號的邏輯值。圖5為圖4中所示的電流供應單元410的一個示例性實施例的配置圖。參見圖5，電流供應單元410包括接收偏置電壓VPBIAS的PMOS電晶體511至514以及由碼C0DE〈0:N>來接通和斷開的PMOS電晶體521至524。關於電流供應單元410的操作，由於PMOS電晶體521至524中的一些PMOS電晶體被碼C0DE〈0:N>接通而PMOS電晶體521至524中的其餘PMOS電晶體被碼C0DE〈0:N>斷開，因此由電流供應單元410供應的電流量根據碼C0DE〈0:N>的值而改變。具體地，電流量在碼C0DE〈0:N>的值變得較大(接近111. . . I)時減少而在碼C0DE〈0:N>的值變得較小(接近000. . . 0)時增加。選擇PMOS電晶體521至524的尺寸以具有二進位權重。
圖6是圖4中所示的碼發生單元440的一個示例性實施例的配置圖。參見圖6，碼發生單元440包括遞增/遞減計數器610以及轉變檢測部620。遞增/遞減計數器610被配置成響應於從反相器型緩衝器430的輸出端子V3輸出的信號而增加/減小碼C0DE〈0:N>的值。如果信號具有高電平，則遞增/遞減計數器610增加碼C0DE〈0:N>的值，而如果信號具有低電平，則遞增/遞減計數器610減小碼C0DE〈0:N>的值。如果停止信號STOP被激活，則遞增/遞減計數器610停止操作且將碼C0DE〈0:N>的值鎖定為(例如)在激活時儲存在遞增/遞減計數器610中的值。轉變檢測部620被配置成在從反相器型緩衝器430的輸出端子V3輸出的信號的邏輯電平轉變時將停止信號STOP激活。換言之，如果從輸出端子V3輸出的信號從邏輯高電平轉變為邏輯低電平或從邏輯低電平轉變為邏輯高電平，則轉變檢測部620將停止信號STOP激活。如果從輸出端子V3輸出的信號在碼發生單元440的操作開始之後轉變，則鎖定從遞增/遞減計數器610輸出的碼C0DE〈0:N>，這是因為當施加參考電位VREF作為輸入時，鎖定碼C0DE〈0 :N>指示的是處在從輸出端子V3輸出的信號的邏輯高電平與邏輯低電平之間的電流供應單元410的閾值供電電流。可以使用鎖定的碼C0DE〈0:N>而不需要進一步調整由電流供應單元410供應的電流。圖7是示出圖6中所示的碼發生單元440的操作的流程圖。如果碼發生單元440的操作開始，則在步驟S710辨別從反相器型緩衝器430的輸出端子V3輸出的信號的邏輯值。如果在步驟S710中辨別的從輸出端子V3輸出的信號的邏輯值具有邏輯高電平，則在步驟S720控制C0DE〈0:N>的值，使得由電流供應單元410供應的電流量減少。換言之，增加碼C0DE〈0:N>的值。在步驟S730確定從輸出端子V3輸出的信號的邏輯值是否轉變為邏輯低電平。在從輸出端子V3輸出的信號的邏輯值仍具有邏輯高電平的情況下，重複步驟S720。在從輸出端子V3輸出的信號的邏輯值轉變為邏輯低電平的情況下，在步驟S740鎖定碼C0DE〈0:N>的值且停止碼發生單元440的操作。如果在步驟S710辨別的從輸出端子V3輸出的信號的邏輯值具有邏輯低電平，則在步驟S750控制C0DE〈0:N>的值，以便增加由電流供應單元410供應的電流量。換言之，減小碼C0DE〈0:N>的值。在步驟S760確定從輸出端子V3輸出的信號的邏輯值是否轉變為邏輯高電平。在從輸出端子V3輸出的信號的邏輯值仍具有邏輯低電平的情況下，重複步驟S750。在從輸出端子V3輸出的信號的邏輯值轉變為邏輯高電平的情況下，在步驟S740鎖定碼C0DE〈0:N>的值且停止碼發生單元440的操作。步驟S710、S720及S750可以由遞增/遞減計數器610執行，且步驟S730、S740及S760可以由轉變檢測部620執行。圖8是包括圖4中所示的緩衝器控制電路的集成電路的一個示例性實施例的配置圖。為了區別緩衝器控制電路的 內部配置和用於接收輸入焊盤的信號的配置，將詞語「複製」附加到緩衝器控制電路的部件名稱上。參見圖8,集成電路包括複製電流供應單元410,所述複製電流供應單元410被配置成供應根據碼C0DE〈0: N〉所確定的電流量；複製放大器型緩衝器420，所述複製放大器型緩衝器420被配置成使用從複製電流供應單元410供應的電流而操作並且輸出通過將參考電位VREF與參考電位VREF進行比較所獲得的值；反相器型緩衝器430，所述反相器型緩衝器430被配置成緩衝複製放大器型緩衝器420的輸出；碼發生單元440，所述碼發生單元440被配置成響應於反相器型緩衝器430的輸出而產生碼C0DE〈0: N〉；輸入焊盤INPUT PAD ；電流供應單元810，所述電流供應單元810被配置成供應根據碼C0DE〈0:N>所確定的電流量；以及放大器型緩衝器820，所述放大器型緩衝器820被配置成使用從電流供應單元810供應的電流而操作並且輸出將輸入至輸入焊盤INPUTPAD的信號與參考電位VREF進行比較的結果。由緩衝器控制電路產生的碼C0DE〈0: N〉被傳送至設置在輸入焊盤INPUT PAD 一側的電流供應單元810，且放大器型緩衝器820使用從電流供應單元810傳送來的電流而操作。因此，放大器型緩衝器820和耦接至端子OUT以接收放大器型緩衝器820的輸出信號作為輸入的電路(未示出)可以準確地識別輸入至輸入焊盤INPUT PAD的信號的邏輯值。複製電流供應單元410和電流供應單元810採用相同的方式配置，且複製放大器型緩衝器420和放大器型緩衝器820採用相同的方式配置。雖然圖8中示出一個輸入焊盤INPUT PAD、一個電流供應單元810以及一個放大器型緩衝器820，但可以在集成電路中設置多個輸入焊盤、多個電流供應單元以及多個放大器型緩衝器。此外，在碼C0DE〈0:N>的產生完成之後，複製電流供應單元410以及複製放大器型緩衝器420可以用於緩衝從集成電路的外部輸入的信號，而不是作為一個輸入節點接收的參考電位VREF。雖然在圖8中示出由緩衝器控制電路410至440產生的碼C0DE〈0:N〉被直接傳送至電流供應單元810，但由緩衝器控制電路410至440產生的碼C0DE〈0:N>可以在被儲存於寄存器或熔絲電路中之後被傳送至電流供應單元810。此外，緩衝器控制電路410至440可以通過在集成電路的初始化時段期間或預先在集成電路的測試過程期間操作而產生碼C0DE〈0:N>。另外，緩衝器控制電路410至440可以設計成在集成電路的操作期間以周期性的周期來更新碼C0DE〈0:N>的值。圖9是根據本發明的另一個實施例的緩衝器控制電路的配置圖。參見圖9，緩衝器控制電路包括電流吸收單元910、放大器型緩衝器920、反相器型緩衝器930以及碼發生單元940。電流吸收單元910被配置成從放大器型緩衝器920吸收根據碼C0DE〈0:N>確定的電流量。在此，電流吸收單元910是響應於碼C0DE〈0:N>的值而吸收電流的電流源。放大器型緩衝器920被配置成將通過將在一個輸入端處的參考電位VREF與另一個輸入端處的參考電位VREF進行比較所獲得的值輸出至輸出端子VI。在圖9中，根據一個實例，示出放大器型緩衝器920為N型差動放大器，所述N型差動放大器使用一對NMOS電晶體921及922接收輸入信號(S卩，參考電位VREF)。參考電位VREF被用作用於辨別邏輯高電平和邏輯低電平的基準。一般而言，1/2 *電源電壓VDD被用作參考電位VREF。反相器型緩衝器930被配置成接收並輸出從放大器型緩衝器920的輸出端子Vl輸出的信號。反相器型緩衝器930是由諸如反相器、與非門、或非門等邏輯門構成的緩衝器，反相器型緩衝器930位於緩衝器電路中的放大器型緩衝器920的後端。在圖中示出反相器型緩衝器930包括兩個反相器。碼發生單元940被配置成響應於從反相器型緩衝器930的輸出端子V3輸出的信號而產生碼C0DE〈0:N>。當從反相器型緩衝器930的輸出端子V3輸出的信號被識別為邏輯高電平時，碼發生單元940對C0DE〈0:N>進行控制以增加由電流吸收單元910吸收的電流量，而當從反相器型緩衝器930的輸出端子V3輸出的信號被識別為邏輯低電平時，碼發生單元940對C0DE〈0:N>進行控制以減小由電流吸收單元910吸收的電流量。 圖9中所示的實施例與圖4中所示的實施例的不同之處在於，圖9電路不控制供應至放大器型緩衝器的電流量，而是控制從放大器型緩衝器920吸收的電流量。因此，在圖9中所示的實施例中，如果從反相器型緩衝器930的輸出端子V3輸出的信號被識別為邏輯高電平，則增加吸收電流以降低從放大器型緩衝器920的輸出端子Vl輸出的信號的電壓電平。此外，如果從反相器型緩衝器930的輸出端子V3輸出的信號被識別為邏輯低電平，則減小吸收電流以提高從放大器型緩衝器920的輸出端子Vl輸出的信號的電壓電平。在其它方面，圖9中所示的實施例具有與圖4中所示的實施例相同的特徵。圖10是圖9中所示的電流吸收單元910的一個示例性實施例的配置圖。參見圖10，電流吸收單元910包括接收偏置電壓VNBIAS的NMOS電晶體1011至1014以及由碼C0DE〈0:N>接通和斷開的NMOS電晶體1021至1024。關於電流吸收單元910的操作，由於NMOS電晶體1021至1024中一些NMOS電晶體被碼C0DE〈0:N>接通而NMOS電晶體1021至1024中的其餘NMOS電晶體被碼C0DE〈0:N>斷開，因此由電流吸收單元910吸收的電流量根據碼C0DE〈0:N>的值而改變。具體地，電流量在碼C0DE〈0:N>的值變得較大(接近111. .. I)時增加而在碼C0DE〈0:N>的值變得較小(接近000. . . 0)時減小。NMOS電晶體1021至1024的尺寸被選擇為具有二進位權重。圖11是圖9中所示的碼發生單元940的一個示例性實施例的配置圖。參見圖11，碼發生單元940包括遞增/遞減計數器1110以及轉變檢測部1120。遞增/遞減計數器1110被配置成響應於從反相器型緩衝器930的輸出端子V3輸出的信號而增加/減小碼C0DE〈0:N>的值。如果信號具有高電平，則遞增/遞減計數器1110增加碼C0DE〈0:N>的值，而如果信號具有低電平，則遞增/遞減計數器1110減小碼C0DE的值。如果停止信號STOP被激活，則遞增/遞減計數器1110停止操作且將碼C0DE的值鎖定為(例如)在激活時儲存於遞增/遞減計數器1110中的值。轉變檢測部1120被配置成在從反相器型緩衝器430的輸出端子V3輸出的信號的邏輯電平轉變時將停止信號STOP激活。也就是說，如果從輸出端子V3輸出的信號從邏輯高電平轉變為邏輯低電平或從邏輯低電平轉變為邏輯高電平，則轉變檢測部1120將停止信號STOP激活。如果從輸出端子V3輸出的信號在碼發生單元940的操作開始之後轉變，則鎖定從遞增/遞減計數器610輸出的碼C0DE〈0:N>，這是因為當施加參考電位VREF以作為輸入時，鎖定碼C0DE〈0:N〉指示的是處在從輸出端子V3輸出的信號的邏輯高電平與邏輯低電平之間的電流吸收單元910的閾值供電電流。可以使用鎖定的碼C0DE〈0:N>而不需要進一步調整由電流吸收單元910供應的電流。圖12是示出圖11中所示的碼發生單元940的操作的流程圖。如果碼發生單元940的操作開始，則在步驟S1210辨別從反相器型緩衝器930的輸出端子V3輸出的信號的邏輯值。如果在步驟S1210辨別的從輸出端子V3輸出的信號的邏輯值具有邏輯高電平，則在步驟S1220控制C0DE〈0:N>的值，以便 增加由電流吸收單元910吸收的電流量。換言之，增加碼C0DE〈0:N>的值。在步驟S1230確定從輸出端子V3輸出的信號的邏輯值是否轉變為邏輯低電平。在從輸出端子V3輸出的信號的邏輯值仍具有邏輯高電平的情況下，重複步驟S1220。在從輸出端子V3輸出的信號的邏輯值轉變為邏輯低電平的情況下，在步驟S1240鎖定碼C0DE〈0:N>的值且停止碼發生單元940的操作。如果在步驟S1210辨別的從輸出端子V3輸出的信號的邏輯值具有邏輯低電平，則在步驟S1250控制C0DE〈0:N>的值，使得由電流吸收單元910吸收的電流量減小。換言之，減小碼C0DE〈0:N>的值。在步驟S1260確定從輸出端子V3輸出的信號的邏輯值是否轉變為邏輯高電平。在從輸出端子V3輸出的信號的邏輯值仍具有邏輯低電平的情況下，重複步驟S1250。在從輸出端子V3輸出的信號的邏輯值轉變為邏輯高電平的情況下，在步驟S1240鎖定碼C0DE〈0:N>的值且停止碼發生單元940的操作。步驟S1210、S1220和S1250可以由遞增/遞減計數器1110執行，且步驟S1230、S1240以及S1260可以由轉變檢測部1120執行。圖13是包括圖9中所示的緩衝器控制電路的集成電路的一個示例性實施例的配置圖。為了區別緩衝器控制電路的內部配置與用於接收輸入焊盤的信號的配置，將詞語「複製」附加到緩衝器控制電路的部件名稱。參見圖13，集成電路包括複製放大器型緩衝器920，所述複製放大器型緩衝器920被配置成輸出通過將參考電位VREF與參考電位VREF進行比較所獲得的值；複製電流吸收單元910，所述複製電流吸收單元910被配置成從複製放大器型緩衝器920吸收根據碼C0DE〈0:N>確定的電流量；複製反相器型緩衝器930，所述複製反相器型緩衝器930被配置成緩衝從複製放大器型緩衝器920的輸出端子Vl輸出的信號；碼發生單元940，所述碼發生單元940被配置成響應於從複製反相器型緩衝器930的輸出端子V3輸出的信號而產生碼C0DE〈0:N> ;輸入焊盤INPUT PAD ;放大器型緩衝器1320，所述放大器型緩衝器1320被配置成輸出將輸入至輸入焊盤INPUT PAD的信號與參考電位VREF進行比較的結果；以及電流吸收單元1310，所述電流吸收單元1310被配置成從放大器型緩衝器1320吸收根據碼C0DE〈0:N>確定的電流量。由緩衝器控制電路產生的碼C0DE〈0:N〉被傳送至設置於輸入焊盤INPUT PAD—側的電流吸收單元1310，且放大器型緩衝器1320使用從電流吸收單元1310傳送來的電流而操作。因此，放大器型緩衝器1320以及耦接至端子OUT以接收放大器型緩衝器1320的輸出信號作為輸入的電路(未圖示)可以準確地識別輸入至輸入焊盤INPUT PAD的信號的邏輯值。複製電流吸收單元910和電流吸收單元1310採用相同方式配置，且複製放大器型緩衝器920和放大器型緩衝器1320採用相同的方式配置。雖然圖13中示出一個輸入焊盤INPUT PAD、一個電流吸收單元1310以及一個放大器型緩衝器1320，但在集成電路中可以設置多個輸入焊盤、多個電流吸收單元以及多個放大器型緩衝器。此外，在碼C0DE〈0:N>的產生完成之後，複製電流吸收單元1310和複製放大器型緩衝器1320可以用於緩衝從集成電路的外部輸入的信號，而不是作為一個輸入接收的參考電位VREF。雖然在圖13中示出由緩衝器控制電路910至940產生的碼C0DE〈0:N>被直接傳送至電流吸收單元1310，但由緩衝器控制電路910至940產生的碼C0DE〈0:N>可以在儲存在寄存器或熔絲電路中之後被傳送至電流吸收單元1310。此外，緩衝器控制電路910至940可以通過在集成電路的初始化時段期間或預先在集成電路的測試過程期間操作而產生碼C0DE〈0:N>。此外，緩衝器控制電路910至940可以被設計成通過在集成電路的操作期間以周期性的周期操作而更新碼C0DE〈0:N>的值。圖14是根據本發明的一個實施例的緩衝器控制電路的配置圖。參見圖14，緩衝器控制電路包括電流供應單元1410、第一放大器型緩衝器1420、第二放大器型緩衝器1440、電流吸收單元1430、反相器型緩衝器1450以及碼發生單元1460。電流供應單元1410被配置成將根據第一碼CODEKO: N〉確定的電流量供應至第一放大器型緩衝器1420。電流供應單元1410可以採用與圖5所示的方式相同的方式配置。第一放大器型緩衝器1420被配置成通過使用從電流供應單元1410供應的電流而操作且將通過將在一個輸入節點處接收到的參考電位VREF與在另一個輸入節點處接收到的參考電位VREF進行比較所獲得的值輸出至輸出端子VI。根據一個實例，示出第一放大器型緩衝器1420為P型差動放大器，其使用一對PMOS電晶體1421和1422接收輸入信號(即，參考電位VREF)。電流吸收單元1430被配置成從第二放大器型緩衝器1440吸收根據第二碼C0DE2〈0:N>確定的吸收電流的量。電流吸收單元1430可以採用與圖10中所示的方式相同的方式配置。第二放大器型緩衝器1440被配置成將通過將參考電位VREF與參考電位VREF進行比較所獲得的值驅動至輸出端子VI。根據一個實例，示出第二放大器型緩衝器1440為N型差動放大器，其使用一對NMOS電晶體1441和1442接收輸入信號(即，參考電位VREF)。由於第一放大器型緩衝器1420為P型且第二放大器型緩衝器1440為N型，故第一放大器型緩衝器1420和第二放大器型緩衝器1440的特性彼此不同。在此，通過一起使用第一放大器型緩衝器1420和第二放大器型緩衝器1440，可以改善緩衝器的特性。反相器型緩衝器1450被配置成接收並輸出從第一放大器型緩衝器1420和第二放大器型緩衝器1440的輸出端子Vl輸出的信號。反相器型緩衝器1450是由諸如反相器、與非門、或非門等邏輯門構成的緩衝器，反相器型緩衝器1450被布置成接收在輸出端子Vl處輸出的信號作為輸入。圖中示出反相器型緩衝器1450包括兩個反相器。碼發生單元1460被配置成響應於從反相器型緩衝器1450的輸出端子V3輸出的信號而產生第一碼C0DE1〈0:N>和第二碼C0DE2〈0:N>。當從反相器型緩衝器1450的輸出端子V3輸出的信號被識別為邏輯高電平時，碼發生單元1460控制第一碼CODEKO:N〉和第、二碼C0DE2〈0:N>以相對於電流供應單元1410的供電電流量而增加電流吸收單元1430的吸收電流量，而當從反相器型緩衝器1450的輸出端子V3輸出的信號被辨識為邏輯低電平時，碼發生單元1460控制第一碼C0DE1〈0:N>和第二碼C0DE2〈0:N>以相對於電流吸收單元1430的吸收電流量增加電流供應單元1410的供電電流量。圖14的實施例具有圖4的實施例與圖9的實施例的組合形式，且包括圖4的實施例和圖9的實施例的特性。圖15是圖14中所 示的碼發生單元1460的一個示例性實施例的配置圖。參見圖15，碼發生單元1460包括遞減計數器1510、遞增計數器1520以及轉變檢測部1530。遞減計數器1510被配置成響應於從反相器型緩衝器1450的輸出端子V3輸出的信號而減小第一碼C0DE1〈0:N〉的值。如果從反相器型緩衝器1450的輸出端子V3輸出的信號具有低電平，則遞減計數器1510減小第一碼C0DE1〈0:N>的值，使得由電流供應單元1410供應的電流量能夠增加。如果停止信號STOP被激活，則遞減計數器1510停止操作且鎖定第一碼CODEKO:N〉的值。遞增計數器1520被配置成響應於從反相器型緩衝器1450的輸出端子V3輸出的信號而增加第二碼C0DE2〈0:N>的值。如果從反相器型緩衝器1450的輸出端子V3輸出的信號具有高電平，則遞增計數器1520增加第二碼C0DE2〈0:N>的值，使得由電流吸收單元1430吸收的電流量能夠增加。如果停止信號STOP被激活，則遞增計數器1520停止操作且鎖定第二碼C0DE2〈0:N>的值。轉變檢測部1530被配置成在從反相器型緩衝器1450的輸出端子V3輸出的信號的邏輯電平轉變時將停止信號STOP激活。換言之，如果從輸出端子V3輸出的信號從邏輯高電平轉變為邏輯低電平或從邏輯低電平轉變為邏輯高電平，則轉變檢測部1530將停止信號STOP激活。如果從輸出端子V3輸出的信號在碼發生單元1460的操作開始之後轉變，則鎖定從計數器1510和1520輸出的碼CODEKO: N〉和碼C0DE2〈0 :N>，這是因為當施加參考電位VREF以作為輸入時，鎖定的碼C0DE1〈0:N>和鎖定的碼C0DE2〈0:N>指示的是處在從輸出端子V3輸出的信號的邏輯高電平與邏輯低電平之間的電流供應單元1410和電流吸收單元1430的閾值組合的供應/吸收電流。可以使用鎖定的碼C0DE1〈0:N>和鎖定的碼C0DE2而無需進一步調整由電流供應單元1410和電流吸收單元1430供應的電流。圖16是示出圖15中所示的碼發生單元1460的操作的流程圖。如果碼發生單元1460的操作開始，則在步驟S1610辨別從反相器型緩衝器1450的輸出端子V3輸出的信號的邏輯值。如果在步驟S1610辨別的從輸出端子V3輸出的信號的邏輯值具有邏輯高電平，則在步驟S1620控制第二碼C0DE2〈0:N>的值，以使由電流吸收單元1430吸收的電流的量增加。換言之，增加第二碼C0DE2〈0:N>的值。在步驟S1630確定從輸出端子V3輸出的信號的邏輯值是否轉變為邏輯低電平。在從輸出端子V3輸出的信號的邏輯值仍具有邏輯高電平的情況下，重複步驟S1620。在從輸出端子V3輸出的信號的邏輯值轉變為邏輯低電平的情況下，在步驟S1640鎖定第二碼C0DE2〈0: N〉的值且停止碼發生單元1460的操作。如果在步驟S1610辨別的從輸出端子V3輸出的信號的邏輯值具有邏輯低電平，則在步驟S1650控制第一碼C0DE1〈0:N>的值，使得由電流供應單元1410供應的電流量增加。換言之，減小第一碼C0DE1〈0:N>的值。在步驟S1660確定從輸出端子V3輸出的信號的邏輯值是否轉變為邏輯高電平。在從輸出端子V3輸出的信號的邏輯值仍具有邏輯低電平的情況下，重複步驟S1650。在從輸出端子V3輸出的信號的邏輯值轉變為邏輯高電平的情況下，在步驟S1640鎖定第一碼CODEKO:N〉的值且停止碼發生單元1460的操作。步驟S1610和S1620可以由遞增計數器1520執行，且步驟S1610和S1650可以由遞減計數器1510執行。步驟S1630、S1640和S1660可以由轉變檢測部1530執行。圖17是包括圖14中所示的緩衝器控制電路的集成電路的一個示例性實施例的配置圖。為了區別緩衝器控制電路的內部配置與用於接收輸入焊盤的信號的配置，將詞語「複製」附加到緩衝器控制電路的組件名稱。參見圖17,集成電路包括複製電流供應單元1410,所述複製電流供應單元1410被配置成供應根據第一碼CODEKO:N〉而確定的電流量；第一複製放大器型緩衝器1420，所述第一複製放大器型緩衝器1420被配置成使用從複製電流供應單元1410供應的電流而 操作且將通過將參考電位VREF與參考電位VREF進行比較所獲得的值輸出至輸出端子Vl ；第二複製放大器型緩衝器1440，所述第二複製放大器型緩衝器1440被配置成將通過將參考電位VREF與參考電位VREF進行比較所獲得的值輸出至輸出端子Vl ;複製電流吸收單元1430，所述複製電流吸收單元1430被配置成從第二複製放大器型緩衝器1440吸收根據第二碼C0DE2〈0:N>確定的吸收電流量；複製反相器型緩衝器1450，所述複製反相器型緩衝器1450被配置成緩衝從複製輸出端子Vl輸出的信號；碼發生單元1460，所述碼發生單元1460被配置成響應於從複製反相器型緩衝器1450的輸出端子V3輸出的信號而產生第一碼C0DE1〈0:N>和第二碼C0DE2〈0:N> ;輸入焊盤INPUT PAD ;電流供應單元1710，所述電流供應單元1710被配置成供應根據第一碼C0DE1〈0:N>確定的電流量；第一放大器型緩衝器1720，所述第一放大器型緩衝器1720被配置成使用從電流供應單元1710供應的電流而操作且通過將輸入至輸入焊盤INPUTPAD的信號與參考電位VREF進行比較而驅動輸出節點；第二放大器型緩衝器1740，所述第二放大器型緩衝器1740被配置成通過將輸入至輸入焊盤INPUT PAD的信號與參考電位VREF進行比較而驅動輸出節點；以及電流吸收單元1730，所述電流吸收單元1730被配置成從第二放大器型緩衝器1740吸收根據第二碼C0DE2〈0:N>確定的吸收電流量。由緩衝器控制電路產生的第一碼CODEKO: N〉和第二碼C0DE2〈0:N>被傳送至設置於輸入焊盤INPUT PAD 一側的電流供應單元1710和電流吸收單元1730，使得第一放大器型緩衝器1720和第二放大器型緩衝器1740可以準確地識別輸入至輸入焊盤INPUTPAD的信號的邏輯值。複製電流供應單元1410和電流供應單元1710採用相同的方式配置，且第一複製放大器型緩衝器1420和第一放大器型緩衝器1720採用相同的方式配置。此外，複製電流吸收單元1430和電流吸收單元1730採用相同的方式配置，且第二複製放大器型緩衝器1440和第二放大器型緩衝器1740採用相同的方式配置。雖然圖17中示出一個輸入焊盤INPUT PAD、一個電流供應單元1710、一個第一放大器型緩衝器1720、一個電流吸收單元1730以及一個第二放大器型緩衝器1740，但可以在集成電路中設置多個輸入焊盤、多個電流供應單元、多個第一放大器型緩衝器、多個電流吸收單元以及多個第二放大器型緩衝器。此外，在第一碼CODEKO: N〉和第二碼C0DE2〈0: N〉的產生完成之後，複製電流供應單元1410、第一複製放大器型緩衝器1420、複製電流吸收單元1430以及第二複製放大器型緩衝器1440可以用於緩衝從集成電路的外部輸入的信號，而不是作為輸入接收的參考電位VREF。雖然在圖17中示出由緩衝器控制電路1410至1460產生的第一碼C0DE1〈0:N>和第二碼C0DE2〈0:N>被直接傳送至電流供應單元1710和電流吸收單元1730，但由緩衝器控制電路1410至1460產生的第一碼CODEKO:N〉和第二碼C0DE2〈0:N>可以在儲存於寄存器或熔絲電路中之後被傳送至電流供應單元1710和電流吸收單元1730。此外，緩衝器控制電路1410至1460可以通過在集成電路的初始化時段期間或預先在集成電路的測試過程期間操作而產生第一碼C0DE1〈0:N>和第二碼C0DE2〈0:N>。此外，緩衝器控制電路1410至1460可以被設計成在集成電路之操作期間以周期性的周期更新第一碼C0DE1〈0:N>和第二碼 C0DE2〈0:N> 的值。如上所述，放大器型緩衝器經由差動輸入端子被施加相同電壓，且放大器型緩衝器的輸出信號被反相器型緩衝器緩衝。此外，取決於反相器型緩衝器的輸出信號，對供應至放大器型緩衝器或從放大器型緩衝器吸收的電流量進行控制。因此，從晶片的外部輸入的 信號的邏輯值與在晶片內識別的信號的邏輯值可以準確地彼此對應。儘管已經參照特定實施例描述了本發明，但本領域技術人員會了解，在不脫離所附權利要求所限定的本發明的精神和範圍的情況下，可以做出各種變化和修改。
權利要求
1.ー種緩衝器控制電路，包括 電流供應單元，所述電流供應單元被配置成供應電流並響應於碼而調整所述電流；第一緩衝器，所述第一緩衝器被配置成接收所述電流並輸出通過將在一個輸入節點處接收到的參考電位與在另ー個輸入節點處接收到的參考電位進行比較所獲得的值； 第二緩衝器，所述第二緩衝器被配置成將所述第一緩衝器的輸出緩衝；以及 碼發生単元，所述碼發生単元被配置成響應於所述第二緩衝器的輸出而產生所述碼。
2.如權利要求I所述的緩衝 器控制電路，其中，所述碼發生単元被配置成產生所述碼，使得所述電流在所述第二緩衝器的輸出具有邏輯高電平時減小而在所述第二緩衝器的輸出具有邏輯低電平時増加。
3.如權利要求I所述的緩衝器控制電路，其中，所述碼發生単元被配置成 辨別所述第二緩衝器的輸出； 控制所述碼的值，使得所述電流在所述第二緩衝器的輸出具有邏輯高電平時減小而在所述第二緩衝器的輸出具有邏輯低電平時増加；並且在所述第二緩衝器的輸出轉變時鎖定所述碼的值。
4.如權利要求3所述的緩衝器控制電路，其中，所述碼發生単元被配置成反覆進行對所述碼的值的控制，直至所述第二緩衝器的輸出轉變為止。
5.如權利要求I所述的緩衝器控制電路，其中，所述碼發生単元包括 遞增/遞減計數器，所述遞增/遞減計數器被配置成響應於所述第二緩衝器的輸出而増加或減小所述碼的值。
6.如權利要求5所述的緩衝器控制電路，其中，所述碼發生單元還包括 轉變檢測部，所述轉變檢測部被配置成在所述第二緩衝器的輸出轉變時將停止信號激活， 其中，當所述停止信號被激活時，所述遞增/遞減計數器的操作停止。
7.如權利要求I所述的緩衝器控制電路，其中，所述第一緩衝器包括P型差動放大器。
8.ー種緩衝器控制電路，包括 第一緩衝器，所述第一緩衝器被配置成輸出通過將在一個輸入節點處接收到的參考電位與在另ー個輸入節點處接收到的參考電位進行比較所獲得的值； 電流吸收單元，所述電流吸收單元被配置成吸收電流且響應於碼而調整所述電流； 第二緩衝器，所述第二緩衝器被配置成緩衝所述第一緩衝器的輸出；以及 碼發生単元，所述碼發生単元被配置成響應於所述第二緩衝器的輸出而產生所述碼。
9.如權利要求8所述的緩衝器控制電路，其中，所述碼發生単元被配置成產生所述碼，使得所述電流在所述第二緩衝器的輸出具有邏輯高電平時增加而在所述第二緩衝器的輸出具有邏輯低電平時減小。
10.如權利要求8所述的緩衝器控制電路，其中，所述碼發生単元被配置成 辨別所述第二緩衝器的輸出； 控制所述碼的值，使得所述電流在所述第二緩衝器的輸出具有邏輯高電平時增加而在所述第二緩衝器的輸出具有邏輯低電平時減小；以及在所述第二緩衝器的輸出轉變時鎖定所述碼的值。
11.如權利要求10所述的緩衝器控制電路，其中，所述碼發生単元被配置成反覆地進行對所述碼的值的控制，直至所述第二緩衝器的輸出轉變為止。
12.如權利要求8所述的緩衝器控制電路，其中，所述碼發生単元包括 遞增/遞減計數器，所述遞增/遞減計數器被配置成響應於所述第二緩衝器的輸出而増加或減小所述碼的值。
13.如權利要求12所述的緩衝器控制電路，其中，所述碼發生單元還包括 轉變檢測部，所述轉變檢測部被配置成在所述第二緩衝器的輸出轉變時將停止信號激活， 其中，當所述停止信號被激活時，所述遞增/遞減計數器的操作停止。
14.如權利要求8所述的緩衝器控制電路，其中，所述第一緩衝器包括N型差動放大器。
15.ー種緩衝器控制電路，包括 電流供應單元，所述電流供應單元被配置成供應供電電流且響應於第一碼而調整所述供電電流； 第一放大緩衝器，所述第一放大緩衝器被配置成接收所述供電電流且通過將在ー個輸入節點處接收到的參考電位與在另ー個輸入節點處接收到的參考電位進行比較來驅動輸出節點； 第二放大緩衝器，所述第二放大緩衝器被配置成通過將在ー個輸入節點處接收到的參考電位與在另ー個輸入節點處接收到的參考電位進行比較來驅動所述輸出節點； 電流吸收單元，所述電流吸收單元被配置成吸收吸收電流並響應於第二碼而調整所述吸收電流； 附加緩衝器，所述附加緩衝器被配置成緩衝從所述輸出節點輸出的信號；以及 碼發生単元，所述碼發生単元被配置成響應於所述附加緩衝器的輸出而產生所述第一碼和所述第二碼。
16.如權利要求15所述的緩衝器控制電路，其中，所述碼發生単元被配置成產生所述第一碼和所述第二碼，使得所述吸收電流在所述附加緩衝器的輸出具有邏輯高電平時相對於所述供電電流而增加而所述供電電流在所述附加緩衝器的輸出具有邏輯低電平時相對於所述吸收電流而增加。
17.如權利要求16所述的緩衝器控制電路，其中，所述碼發生単元被配置成 辨別所述附加緩衝器的輸出； 控制所述第二碼的值，使得所述吸收電流在所述附加緩衝器的輸出具有邏輯高電平時增加且在所述附加緩衝器的輸出具有邏輯低電平時減小；以及 當所述附加緩衝器的輸出轉變時鎖定所述第一碼和所述第二碼的值。
18.如權利要求17所述的緩衝器控制電路，其中，所述碼發生単元被配置成重複地進行對所述第一碼和所述第二碼的值的控制，直至所述附加緩衝器的輸出轉變為止。
19.如權利要求15所述的緩衝器控制電路，其中，所述碼發生単元包括 遞減計數器，所述遞減計數器被配置成響應於所述附加緩衝器的輸出而減小所述第一碼的值；以及 遞增計數器，所述遞增計數器被配置成響應於所述附加緩衝器的輸出而増加所述第二碼的值。
20.如權利要求19所述的緩衝器控制電路，其中，所述碼發生單元還包括轉變檢測部，所述轉變檢測部被配置成在所述附加緩衝器的輸出轉變時將停止信號激活， 其中，當所述停止信號被激活時，所述遞減計數器和所述遞增計數器的操作停止。
21.如權利要求15所述的緩衝器控制電路，其中，所述第一放大緩衝器包括P型差動放大器且所述第二放大緩衝器包括N型差動放大器。
22.一種集成電路，包括 複製電流供應單元，所述複製電流供應單元被配置成供應電流且響應於碼而調整所述電流； 複製放大緩衝器，所述複製放大緩衝器被配置成接收從所述複製電流供應單元供應的電流並輸出通過將在一個輸入節點處接收到的參考電位與在另ー個輸入節點處接收到的參考電位進行比較所獲得的值； 附加緩衝器，所述附加緩衝器被配置成緩衝所述複製放大緩衝器的輸出； 碼發生単元，所述碼發生単元被配置成響應於所述附加緩衝器的輸出而產生所述碼； 至少ー個輸入焊盤； 至少ー個電流供應單元，所述至少一個電流供應單元被配置成響應於所述碼而供應電流；以及 至少ー個放大緩衝器，所述至少一個放大緩衝器被配置成接收從所述電流供應單元供應的電流並將輸入至所述至少一個輸入焊盤的信號與所述參考電位進行比較。
23.如權利要求22所述的集成電路，其中，所述至少ー個輸入焊盤、所述至少一個供應単元、以及所述至少ー個放大緩衝器分別包括多個輸入焊盤、多個電流供應單元以及多個放大緩衝器。
24.ー種集成電路，包括 複製放大緩衝器，所述複製放大緩衝器被配置成將在ー個輸入節點處接收到的參考電位與在另ー個輸入節點處接收到的參考電位進行比較； 複製電流吸收單元，所述複製電流吸收單元被配置成吸收電流且響應於碼而調整所述電流； 複製附加緩衝器，所述複製附加緩衝器被配置成緩衝所述複製放大緩衝器的輸出； 碼發生単元，所述碼發生単元被配置成響應於所述複製附加緩衝器的輸出而產生所述碼； 至少ー個輸入焊盤； 至少ー個放大緩衝器，所述至少一個放大緩衝器被配置成將輸入至所述至少一個輸入焊盤的信號與所述參考電位進行比較；以及 至少ー個電流吸收單元，所述至少一個電流吸收單元被配置成響應於所述碼而從所述至少ー個放大緩衝器吸收電流。
25.如權利要求24所述的集成電路，其中，所述至少ー個輸入焊盤、至少ー個供應單元、所述至少一個放大緩衝器以及所述至少一個電流吸收單元分別包括多個輸入焊盤、多個放大緩衝器以及多個電流吸收單元。
26.—種集成電路,包括 複製電流供應單元，所述複製電流供應單元被配置成供應供電電流且響應於第一碼而調整所述供電電流； 第一複製放大緩衝器，所述第一複製放大緩衝器被配置成接收從所述複製電流供應單元供應的所述供電電流並且通過將在ー個輸入節點處接收到的參考電位與在另ー個輸入節點處接收到的參考電位進行比較來驅動輸出節點； 第二複製放大緩衝器，所述第二複製放大緩衝器被配置成通過將在一個輸入節點處接收到的參考電位與在另ー個輸入節點處接收到的參考電位進行比較來驅動所述輸出節點； 複製電流吸收單元，所述複製電流吸收單元被配置成吸收吸收電流且響應於第二碼而調整所述吸收電流； 複製附加緩衝器，所述複製附加緩衝器被配置成緩衝從所述輸出節點輸出的信號； 碼發生単元，所述碼發生単元被配置成響應於所述複製附加緩衝器的輸出而產生所述第一碼和所述第二碼； 至少ー個輸入焊盤； 至少ー個電流供應單元，所述至少一個電流供應單元被配置成響應於所述第一碼而供應電流； 至少ー個第一放大緩衝器，所述至少ー個第一放大緩衝器被配置成接收從所述至少一個電流供應單元供應的所述電流且通過將輸入至所述至少一個輸入焊盤的信號與所述參考電位進行比較來驅動輸出節點； 至少ー個第二放大緩衝器，所述至少ー個第二放大緩衝器被配置成通過將輸入至所述至少ー個輸入焊盤的信號與所述參考電位進行比較來驅動所述輸出節點；以及 至少ー個電流吸收單元，所述至少一個電流吸收單元被配置成響應於所述第二碼而從所述至少ー個第二放大緩衝器吸收電流。
27.如權利要求26所述的集成電路，其中，所述至少ー個輸入焊盤、所述至少一個電流供應單元、所述至少ー個第一放大緩衝器、所述至少ー個第二放大緩衝器以及所述至少一個電流吸收單元分別包括多個輸入焊盤、多個電流供應單元、多個第一放大緩衝器、多個第ニ放大緩衝器以及多個電流吸收單元。
全文摘要
本發明公開了一種緩衝器控制電路，其包括電流供應單元，所述電流供應單元被配置成供應電流並響應於碼而調整所述電流；放大緩衝器，所述放大緩衝器被配置成使用所述電流而操作並輸出通過將參考電位與參考電位進行比較所獲得的值；第二緩衝器，所述第二緩衝器被配置成緩衝第一緩衝器的輸出；以及碼發生單元，所述碼發生單元被配置成響應於第二緩衝器的輸出而產生碼。
文檔編號G05F1/56GK102736658SQ20121010276
公開日2012年10月17日 申請日期2012年4月10日 優先權日2011年4月12日
發明者宋澤相, 權大漢 申請人:海力士半導體有限公司