基於fpga的調頻數字激勵器的製作方法

2023-10-31 17:15:02

專利名稱：基於fpga的調頻數字激勵器的製作方法
技術領域：
本實用新型涉及一種調頻廣播發射設備，特別是一種用於調頻廣播發射系統的基 於FPGA的調頻數字激勵器。
背景技術：
目前，大部分廣播電臺的調頻激勵器是採用模擬信號處理及調頻調製技術實現的 (如圖1所示)，將經過預處理音頻模擬信號進行立體聲編碼形成基帶信號送入產生載波 (87. 0 108MHz)的PLCC頻率合成器的調頻調製器調製，再經放大後送天線發射。由於模 擬信號處理(預處理、預加重、立體聲編碼)及頻率調製(鎖相環)的元器件之間本身就存 在差異，在實際應用中又有外部環境每時每刻都在變化，致使模擬信號處理及頻率調製的 技術指標一致性低。每臺激勵器之間的調製度相差±15%、載頻偏差1X10—5的數量級以 上，不符合調頻同步廣播的國家標準《GY/T154-2000調頻同步廣播系統技術規範》的技術要 求(頻率偏差要求《1X10—9 ;音頻相位偏差要求《5ii s ;調製度偏差要求《2. 5% )，不能 用於構建高質量的調頻同步廣播網。 為解決上述問題，專利號200620108907. 0實用新型專利提供了一種採用高速數 字處理器(DSP)的數字調頻廣播發射機的技術方案，其結構如圖2所示，採用模數轉換器將 模擬音頻信號採樣或AES音頻信號解碼變成數位訊號，送入進行數字預處理、數字差值濾 波、預加重、數字產生19kHz導頻和38kHz副載頻、立體聲編碼成複合信號，高速數字處理器 產生的複合信號送DDS頻率合成器調製。控制部分採用微處理器、觸控螢幕進行信息的響應 和處理。 該專利採用DSP高速數字處理器對數位訊號進行處理其性價比不高。因為DSP高 速數字處理器存在功耗大和不適合併行處理。如何提供一種高性價比的調頻數字激勵器是 廣播設備製造行業的永恆目標。 大量資料表明，在當今要求最苛刻的數位訊號處理(DSP)系統設計和開發中， FPGA扮演著越來越重要的角色。經過二十多年的研究和發展，FPGA已經演化為無與倫比的 高價值DSP解決方案平臺，在性能、靈活性、上市時間以及產品壽命方面都提升到了極高水 平，同時還大大降低了總體系統成本和功耗。 FPGA的DSP性能領先的關鍵是其內在的並行機制，即利用並行架構實現DSP功能 的功能。 應用中不僅僅涉及濾波，獨立的基準測試表明，即使在實際工作負載下，FPGA也有 很大的性能優勢。 FPGA能夠做到非常高的功效。FPGA平臺不需消費額外邏輯資源就能完成信號處 理功能，因此設計人員可以在獲得更高功效的情況下達到性能和成本目標。FPGA同時在性 能和功效方面領先於DSP。 有鑑於上述現有數字調頻廣播發射機存在的缺陷，本設計人基於從事此類產品設 計製造多年豐富的實務經驗及專業知識，並配合學理的運用，積極加以研究創新，以期創設一種新型結構的使其更具有實用性。經過不斷的研究、設計，並經過反覆試作樣品及改進 後，終於創設出確具實用價值的本實用新型。

發明內容本實用新型的目的是為了克服現有的調頻激勵器的技術指標的一致性低，穩定性 差的問題，提供一種性價比極高的基於FPGA的調頻數字激勵器，採用現場可編程門陣列 FPGA進行數字處理，通過數字頻率合成技術實現了立體聲編碼調製和調頻調製，實現了高 穩定度的射頻輸出和載波同步。 本實用新型的目的及解決其技術問題是採用以下的技術方案來實現的。依據本 實用新型提出的一種基於FPGA的調頻數字激勵器，包括數字預處理單元、數位訊號處理單 元、調製單元和控制單元，其中所述數位訊號處理單元是由FPGA和連接FPGA的存儲器PROM 構成，所述FPGA通過內設的功能模塊將數字預處理單元送來的經格式調整和速率轉換後 的數字音頻信號進行幅度控制、低通濾波、音頻延時、音頻預加重、內插濾波、立體聲調製和 調製調整，送所述調製單元生成調頻廣播的射頻信號，所述FPGA連接所述控制單元，所述 存儲器PROM中固化有形成FPGA中的功能模塊的程序。 本實用新型的目的以及解決其技術問題還可以採用以下的技術措施來進一步實 現。 前述的基於FPGA的調頻數字激勵器，其中所述數字預處理單元包括音頻ADC立 體聲信號採樣器、話筒信號採樣器、數字音頻接口轉換器，所述音頻ADC立體聲信號採樣器 主要是由音頻模數轉換晶片構成，對輸入的左右聲道音頻信號進行採樣將模擬信號轉換成 數位訊號；話筒信號採樣器主要是由模數轉換晶片構成，對話筒信號採樣並將模擬信號轉 換成數位訊號；所述數字音頻接口轉換器主要是由數字音頻轉換晶片構成，接收AES3或S/ PDIF格式的數字音頻碼流，進行數字音頻的格式調整和採樣速率的轉換後，送FPGA。 前述的基於FPGA的調頻數字激勵器，其中所述控制單元是高速微處理器，整個系 統通過按鍵和液晶顯示模塊來實現人機互動。 前述的基於FPGA的調頻數字激勵器，其中所述現場可編程門陣列FPGA中內設的
功能模塊包括信號類型選擇器、音頻延時模塊、時分復用模塊、預加重濾波器模塊、內插濾
波器模塊、立體聲合成模塊、DDS及PLL控制接口與單片機控制接口 ，其中 所述信號類型選擇器作為音頻輸入埠連接所述音頻ADC立體聲信號採樣器、話
筒信號採樣器、數字音頻接口轉換器，將左右兩聲道的數據進行選擇送音頻延時模塊，且每
來一個新數據都相應給出一個時鐘周期的預備脈衝信號(ready信號)作為指示； 所述音頻延時模塊將信號類型選擇器送來的左右聲道信號及預備脈衝信號
(ready信號)進行延時，音頻延時範圍是從0_999 y s，步進為1 y s ;並將延時的音頻信號
送時分復用模塊； 所述時分復用模塊連接所述音頻延時模塊，將延時的左右聲道信號及預備脈衝信
號相互交織在不同的時間段內，沿著同一個信道傳送給預加重濾波器模塊； 所述預加重濾波器模塊對傳來的信號中的高頻部分進行預加重濾波送內插模
塊； 所述內插模塊連接所述預加重濾波器模塊，將經過預加重的信號進行內插提高調製後基帶信號的採樣頻率，所述內插模塊的輸出連接所述立體聲合成模塊； 所述立體聲合成模塊將濾波後的左右聲道調製為所需的立體聲複合信號通過所
述DDS及PLL控制接口送調製單元； 所述DDS及PLL控制接口將立體聲合成部分得到的基帶信號與中心頻率數值進 行合成運算得到直接數字頻率合成器DDS所需的控制字，送調製單元直接數字頻率合成器
DDS ; 所述信號類型選擇器、音頻延時模塊、預加重濾波器模塊、立體聲合成模塊通過所 述單片機控制接口連接所述控制單元的單片機，FPGA接收單片機的控制命令，根據命令可 以對輸入信號類型、音頻延時數、預加重濾波參數及調製方式進行實時控制；同時，FPGA將 當前相關的信息返回給單片機進行顯示。 前述的基於FPGA的調頻數字激勵器，其中所述延時模塊包括主延時模塊和副延 時模塊，所述主延時模塊通過外設存儲器SRAM來實現步進為20 s的延時，即延時量為 0/20/40/60... y s ;所述副延時模塊在FPGA內部實現步進為ly s延時，且延時範圍從 0 ii s至19 ii s，實現音頻延時範圍從0-999 ii s，步進為1 ii s。 前述的基於FPGA的調頻數字激勵器，其中所述預加重濾波器為64階的FIR濾 波器，通過時域對音頻信號進行巻積實現預加重；所述預加重濾波器的預加重時間常數為 Oil s、25ii s和50ii s三種，其幅頻特性是在各頻率點預加重曲線的幅度值與標準值相差 不超過±ldB ;相位特性是線性相位；設在音頻頻率為零時的輸出電壓為K，音頻高頻端頻
率為q/2ji時的輸出電壓v2，則py[ = Vl + ~ 。 前述的基於FPGA的調頻數字激勵器，其中所述內插模塊是508階的FIR濾波器， 其內插因子為32，內插之後頻率為1.6MHz，通帶頻率為15kHz，阻帶頻率為25kHz，通帶波紋 為O. ldB，阻帶衰減為75dB。 前述的基於FPGA的調頻數字激勵器，其中所述立體聲合成模塊中包括幅度調整 模塊、導頻及載波產生模塊、立體聲調製模塊及選擇合成模塊，所述幅度調整模塊將內插濾 波器出來的左右聲道信號依據單片機幅度調整參數進行幅度調整，以符合調製度的需要， 並將幅度調整後的左右聲道信號送所述立體聲調製模塊，同時還將左聲道信號送選擇合成 模塊；所述導頻及載波產生模塊依據單片機傳來的相位控制參數產生19kHz導頻信號和 38kHz副載波信號，且它們是同相位的，並將所產生的19kHz導頻信號和38kHz副載波信號 送所述立體聲調製模塊；所述立體聲調製模塊依據單片機的導頻幅度調整參數將所述幅度 調整後的左右聲道信號進行處理，並與19kHz導頻混合產生所需的立體聲複合信號送選擇 合成模塊；所述選擇合成模塊將所述立體聲調製模塊送來的立體聲複合信號、所述幅度調 整模塊送來的左聲道信號與所述數字預處理單元中的話筒信號採樣器送來的話筒信號進 行選擇合成生成單聲道+話筒合成基帶信號或立體聲+話筒合成基帶信號送送直接數字頻 率合成器DDS。 前述的基於FPGA的調頻數字激勵器，其中所述調製單元包括DDS時鐘生成模塊、 直接數字頻率合成器DDS、濾波和放大、功放及功率控制；所述DDS時鐘生成模塊是鎖相環， 所述鎖相環產生頻率為lGHz的正弦信號，送直接數字頻率合成器DDS作為工作時鐘，從而 實現頻率同步；所述直接數字頻率合成器DDS將數位訊號處理單元中FPGA送來的基帶信號 調製成載波頻率87 108MHz的廣播頻道的模擬信號，並輸出至所述濾波和放大電路；所述濾波和放大電路濾除模擬信號中的諧波成分以及雜散成分並將其放大送功放。 本實用新型與現有技術相比具有明顯的優點和有益效果。藉由上述技術方案，本
實用新型基於FPGA的調頻數字激勵器可達到相當的技術進步性及實用性，並具有產業上
的廣泛利用價值，其至少具有下列優點 1、本實用新型採用FPGA作為主要信號處理模塊，FPGA作為一種可編程邏輯器件， 具有配置靈活、工作效率高、編程簡單等優點，並且近年來，低端產品價格越來越低廉，將其 作為設計的主選晶片具有很強的性價比優勢。 2、運行速度快，FPGA和DSP是兩種不同的處理系統，FPGA內部全是硬連線實現，通 過功能模塊複製，實現大規模數據量的並行處理很有優勢；而DSP是指令集系統， 一般實現 串行算法，速度上比FPGA慢。這一併行機制使得FPGA特別適用於完成像濾波這樣的重複性 DSP任務。因此，對於高度並行執行DSP任務來說FPGA性能遠超通用DSP處理器的串行執 行架構。例如，傳統DSP處理器每個時鐘周期最多可完成8個MAC操作。要執行一個256抽 頭的濾波器，傳統DSP處理器需要在lGHz時鐘下執行32個時鐘周期，才能達到31. 25MSPS 的採樣處理性能。與此相對比，在此採用的有512個並行的FPGA在500MHz時鐘下可達到 500MSPS的性能。因此在時慢一倍的情況下，FPGA提供的性能高了一個量級還多。 3、預加重濾波，FPGA中通過設計一個線性相位FIR濾波器來實現預加重，濾波器 頻域響應在各頻率點上預加重曲線的幅度值與標準值相差最大值不超過士0.5dB。而DSP 實現是先將信號變到頻域與預加重窗函數相乘再變回時域，運算量比較大，而且會引入一 定得誤差，相位響應也不是線性的。 4、立體聲合成部分所有運算都是在1. 6MHz採樣率的基礎上進行的，相比於DSP實 現時196kHz採樣率，可以獲得更高的精度，從而產生的信號質量更好。 5、音頻信號位寬始終保持24bit，保證了精確性。 綜上所述，本實用新型基於FPGA的調頻數字激勵器具有上述諸多優點及實用價 值，其不論在產品的結構或功能上皆有較大改進，在技術上有顯著的進步，並產生了好用及 實用的效果，且較現有的調頻數字激勵器具有增進的突出多項功效，從而更加適於實用，並 具有產業的廣泛利用價值，誠為一新穎、進步、實用的新設計。 上述說明僅是本實用新型技術方案的概述，為能夠更清楚了解本實用新型的技術 手段，而可依照說明書的內容予以實施，並且為讓本實用新型的上述和其他目的、特徵和優 點能夠更明顯易懂，以下特舉較佳實施例，並配合附圖，詳細說明如下。

圖1是現有採用模擬信號處理及調頻調製技術的廣播調頻激勵器的電路圖。 圖2是現有採用高速數字處理器(DSP)的數字調頻廣播發射機的電路原理圖。 圖3是本實用新型基於FPGA的調頻數字激勵器的電路圖。 圖4是本實用新型調頻數字激勵器中的現場可編程門陣列FPGA內設電路圖。 圖5是本實用新型調頻數字激勵器中的現場可編程門陣列FPGA內音頻延時模塊
電路結構圖。 圖6是本實用新型調頻數字激勵器中的現場可編程門陣列FPGA內立體聲合成模 塊電路結構圖。
具體實施方式
為更進一步闡述本實用新型為達成預定實用新型目的所採取的技術手段及功效，
以下結合附圖及較佳實施例，對依據本實用新型提出的基於FPGA的調頻數字激勵器其具 體實施方式、結構、特徵及其功效，詳細說明如後。 請參閱圖3所示，本實用新型較佳實施例的基於FPGA的調頻數字激勵器其主要包 括數字預處理單元、數位訊號處理單元、調製單元和控制單元，其中所述數位訊號處理單 元是由FPGA和連接FPGA的存儲器PROM構成，所述FPGA通過內設的功能模塊將數字預處 理單元送來的經格式調整和速率轉換後的數字音頻信號進行幅度控制、低通濾波、音頻延 時、音頻預加重、內插濾波、立體聲調製和調製調整，送所述調製單元生成調頻廣播的射頻 信號，所述FPGA連接所述控制單元，所述存儲器PROM中固化有形成FPGA中的功能模塊的 程序。 所述數字預處理單元包括音頻ADC立體聲信號採樣器、話筒信號採樣器、數字音 頻接口轉換器；其中 所述音頻ADC立體聲信號採樣器主要是由音頻模數轉換晶片構成，對輸入的左右 聲道音頻信號進行採樣將模擬信號轉換成50kHz數位訊號，具體是採用了 24bit音頻ADC 晶片PCM4202。該晶片採用E A調製技術，使用256倍過採樣和噪聲成形技術，減少了音頻 帶內(20Hz 20kHz)的噪聲，從而提高了晶片的信噪比。其過採樣的時鐘採用系統的統一 時鐘，頻率為12. 8MHz。同時，這塊晶片內集成了數字抽取濾波器功能，具有相當高的濾波性 能和低的延遲；並且，這一塊晶片可以對左、右聲道的信號同時進行採樣，並且通過左對齊、 右對齊和12S格式將音頻數據傳出，本實用新型採用了左對齊的方式。 所述話筒信號採樣器主要是由模數轉換晶片構成，對話筒信號採樣並將模擬信號 轉換成50kHz數位訊號；這部分電路主要是對附加信道語聲廣播信號，即話筒信號進行調 理和低通採樣。通過調理，充分利用16位ADC的有效位數，同時還起到了一定的保護作用。 具體是採用16-Bit ADC晶片AD7686，支持最高採樣率為500kSPS。這塊晶片可以支持0 5V的偽差分模擬信號輸入，同時可支持1. 8V 5. 0V的數字輸出接口 ；其體積很小，控制簡 單，使用串行的方式傳輸採樣數據。 所述數字音頻接口轉換器主要是由數字音頻轉換晶片構成，接收AES3或S/PDIF 格式的數字音頻碼流，進行數字音頻的格式調整和採樣速率的轉換後，送FPGA。數字音頻信 號通過AES3、 S/PDIF格式輸入，同時由於外部數字音頻信號的採樣速率可能不同於本系統 的音頻採樣頻率，所以要進行數字音頻的格式調整和採樣速率的轉換。這裡採用了 24比特 數字音頻採樣率轉換晶片CS8420，它可以實現AES3、S/PDIF音頻數據格式和串行音頻數據 格式之間的相互轉換，並可以提取輸入音頻信號的採樣頻率，同時通過SRC(Sampling Rate Converter)模塊，實現採樣速率轉化。另外，它還以通過配置寄存器實現AES3、 S/PDIF拆 幀和組幀處理。這款晶片業的串行音頻數據格式有左對齊、右對齊和"S格式，這裡採用了 左對齊的方式。 所述控制單元是高速微處理器，整個系統通過按鍵和液晶顯示模塊來實現人機交 互液晶顯示模塊完成操作界面的顯示。用戶可以通過按鍵或者從遠程主機通過串行接口修 改系統工作參數，系統將用戶設置的工作參數保存起來，並保證掉電不丟失。同時，系統還
8將工作參數傳遞給數位訊號處理單元，使其按照設置的參數進行工作，系統實時檢測數字 調頻激勵器中功率放大器的工作狀態，並通過調整控制電壓的大小對其進行控制。另外，系 統能夠通過實時時鐘讀取和設置當前工作時間。 如圖4所示，所述現場可編程門陣列FPGA中內設的功能模塊包括信號類型選擇 器、音頻延時模塊、時分復用模塊、預加重濾波器模塊、內插濾波器模塊、立體聲合成模塊、 DDS及PLL控制接口與單片機控制接口 ，其中 所述信號類型選擇器作為音頻輸入埠連接所述音頻ADC立體聲信號採樣器、話 筒信號採樣器、數字音頻接口轉換器，將左右兩聲道速率為50kHz的數據進行選擇送音頻 延時模塊，且每來一個新數據都相應給出一個時鐘周期的預備脈衝信號(ready信號)作為 指示，且左右兩路信號新數據出現時刻相差128個時鐘周期；外部音頻輸入主要分為兩類 模擬音頻和數字音頻。對於模擬音頻，利用PCM4202晶片對左右聲道信號分別進行50kHz 採樣，得到數位訊號進入FPGA中處理；對於數字音頻，利用CS8420晶片進行採樣率變換，同 樣得到50kHz左右兩路採樣信號進入FPGA中。 所述音頻延時模塊將信號類型選擇器送來的左右聲道信號及預備脈衝信號 (ready信號)進行延時，音頻延時範圍是從0_999 y s，步進為1 y s ;並將延時的音頻信號 送時分復用模塊； 所述時分復用模塊連接所述音頻延時模塊，將延時的左右聲道信號及預備脈衝信
號相互交織在不同的時間段內，沿著同一個信道傳送給預加重濾波器模塊； 所述預加重濾波器模塊對傳來的信號中的高頻部分進行預加重濾波送內插模
塊； 所述內插模塊連接所述預加重濾波器模塊，將經過預加重的信號進行內插提高調
制後基帶信號的採樣頻率，所述內插模塊的輸出連接所述立體聲合成模塊； 所述立體聲合成模塊將濾波後的左右聲道調製為所需的立體聲複合信號通過所
述DDS及PLL控制接口送調製單元； 所述DDS及PLL控制接口將立體聲合成部分得到的基帶信號與中心頻率數值進 行合成運算得到直接數字頻率合成器DDS所需的控制字，送調製單元直接數字頻率合成器
DDS ; 所述信號類型選擇器、音頻延時模塊、預加重濾波器模塊、立體聲合成模塊通過所 述單片機控制接口連接所述控制單元的單片機，FPGA接收單片機的控制命令，根據命令可 以對輸入信號類型、音頻延時數、預加重濾波參數及調製方式進行實時控制；同時，FPGA將 當前相關的信息返回給單片機進行顯示。 如圖5所示，所述延時模塊包括主延時模塊和副延時模塊，所述主延時模塊通過 外設存儲器SRAM來實現步進為20 ii s的延時，即延時量為0/20/40/60. . . y s ;所述副延時 模塊在FPGA內部實現步進為1 P s延時，且延時範圍從0 s至19 s，實現音頻延時範圍從 0-999 y s，因為0-999 y s範圍內任意延時數T總能表示為T = 20*kl+k2，其中0《kl《49， 0《k2《19，故只要適當調節兩個模塊的主延時和副延時參數就可以實現所需的精確延時 數。 所述預加重濾波器為64階的FIR濾波器，通過時域對音頻信號進行巻積實現 預加重；所述預加重濾波器的預加重時間常數為Oil s、25ii s和50ii s三種，其幅頻特性是在各頻率點，預加重曲線的幅度值與標準值相差不超過±ldB ;相位特性是線性相 位；設在音頻頻率為零時的輸出電壓為V"音頻高頻端頻率為Q/2JI時的輸出電壓、，則 所述內插模塊是508階的FIR濾波器，其內插因子為32，內插之後頻率為1. 6MHz，
通帶頻率為15kHz，阻帶頻率為25kHz，通帶波紋為0. ldB，阻帶衰減為75dB。 如圖7所示，所述立體聲合成模塊主要將左右聲道調製為所需的立體聲複合信
號。輸入為濾波之後的信號及相關控制信號，輸出為調製合成後的數據，其具體電路包括
幅度調整模塊、導頻及載波產生模塊、立體聲調製模塊及選擇合成模塊；其中 所述幅度調整模塊將內插濾波器出來的左右聲道信號依據單片機幅度調整參數
進行幅度調整，以符合調製度的需要，並將幅度調整後的左右聲道信號送所述立體聲調製
模塊，同時還將左聲道信號送選擇合成模塊；所述對輸入的音頻信號(L、R)進行幅度調整，
包括輸入阻抗選擇(平衡或不平衡方式)，以及可控音頻衰減器的衰減量設置。可控音頻衰
減器使得一定電平範圍內音頻信號，均可設置為標稱值(參考電平)。標稱電平輸入時，輸
出基帶信號對載波的調製頻偏為75kHz。 所述導頻及載波產生模塊依據單片機傳來的相位控制參數產生19kHz導頻信號 和38kHz副載波信號，具體是通過相位控制字產生副載波(38kHz)，對38kHz進行1/2分頻 產生19kHz，把它作為導頻信號。且它們是同相位的，並將所產生的19kHz導頻信號和38kHz 副載波信號送所述立體聲調製模塊； 在導頻及載波產生模塊當中，使用了類似DDS信號產生的算法，設時鐘頻率為
fclk，相位控制字為Wp，位寬Np，頻率控制字為Wf ，位寬Nf ，正弦查詢表深度為2~Np，則在相位
控制字不變的情況下，每過一個時鐘周期，輸出正弦信號相位改變為
『/2"/-wp 『— 2;r 72衝~~ = 2"^^(^ 0 從而輸出正弦信號頻率為
/ =玍,-_,/'義汰人"'2;r人汰 2AA^ 這裡，fclk = 12. 8MHz， Nf = 24， f。ut = 19kHz及38kHz，代入上式可以算得頻率控 制字Wf分別為24904 (19kHz)及49808 (38kHz)。此外，設相位延遲為pdelay (rad)，則相位控 制字Wp計算公式如下『p=,.2 所述立體聲調製模塊依據單片機的導頻幅度調整參數將所述幅度調整後的左右 聲道信號進行處理，並與19kHz導頻混合產生所需的立體聲複合信號(Stereo—data)，其中 包括左右路信號和、抑制副載波(38kHz)調幅後的左右路信號差、以及導頻音，送選擇合成 模塊； Stereo_data = (L adj_L_R adj_R) Carrier_38k+(L adj_L+R adj_ R)+Pilot_19k adj_P 式中，L為左路信號，R為右路信號，adj_L為左路衰減量(幅度調整)，adj_R為右路音頻衰減量(幅度調整)，Carrier_38k為38k副載波，Pilot_19k為導頻信號，adj_P為 導頻幅度調整參數。 所述選擇合成模塊通過調製相關參數設置選擇單聲模式或者立體聲模式，然後與 話筒信號採樣進行合成。具體是將所述立體聲調製模塊送來的立體聲複合信號、所述幅度 調整模塊送來的左聲道信號與所述數字預處理單元中的話筒信號採樣器送來的話筒信號 進行選擇合成生成單聲道+話筒合成基帶信號或立體聲+話筒合成基帶信號送直接數字頻 率合成器DDS。 所述調製單元包括DDS時鐘生成模塊、直接數字頻率合成器DDS、濾波和放大、功 放及功率控制；所述DDS時鐘生成模塊是鎖相環，所述鎖相環產生頻率為1GHz的正弦信號， 送直接數字頻率合成器DDS作為工作時鐘，從而實現頻率同步；所述直接數字頻率合成器 DDS將數位訊號處理單元中FPGA送來的基帶信號調製成載波頻率87 108MHz的廣播頻道 的模擬信號，並輸出至所述濾波和放大電路；所述濾波和放大電路濾除模擬信號中的諧波 成分以及雜散成分並將其放大送功放。 以上所述，僅是本實用新型的較佳實施例而已，並非對本實用新型作任何形式上 的限制，雖然本實用新型已以較佳實施例揭露如上，然而並非用以限定本實用新型，任何熟 悉本專業的技術人員，在不脫離本實用新型技術方案範圍內，當可利用上述揭示的技術內 容作出些許更動或修飾為等同變化的等效實施例，但凡是未脫離本實用新型技術方案的內 容，依據本實用新型的技術實質對以上實施例所作的任何簡單修改、等同變化與修飾，均仍 屬於本實用新型技術方案的範圍內。
權利要求一種基於FPGA的調頻數字激勵器，包括數字預處理單元、數位訊號處理單元、調製單元和控制單元，其特徵在於所述數位訊號處理單元是由FPGA和連接FPGA的存儲器PROM構成，所述FPGA通過內設的功能模塊將數字預處理單元送來的經格式調整和速率轉換後的數字音頻信號進行幅度控制、低通濾波、音頻延時、音頻預加重、內插濾波、立體聲調製和調製調整，送所述調製單元生成調頻廣播的射頻信號，所述FPGA連接所述控制單元，所述存儲器PROM中固化有形成FPGA中的功能模塊的程序。
2. 根據權利要求1所述的基於FPGA的調頻數字激勵器，其特徵在於所述數字預處理單元包括音頻ADC立體聲信號採樣器、話筒信號採樣器、數字音頻接口轉換器，所述音頻ADC立體聲信號採樣器主要是由音頻模數轉換晶片構成，對輸入的左右聲道音頻信號進行採樣將模擬信號轉換成50kHz數位訊號；話筒信號採樣器主要是由模數轉換晶片構成，對話筒信號採樣並將模擬信號轉換成數位訊號；所述數字音頻接口轉換器主要是由數字音頻轉換晶片構成，接收AES3或S/PDIF格式的數字音頻碼流，進行數字音頻的格式調整和採樣速率的轉換後，送FPGA。
3. 根據權利要求1所述的基於FPGA的調頻數字激勵器，其特徵在於所述控制單元是高速微處理器，整個系統通過按鍵和液晶顯示模塊來實現人機互動。
4. 根據權利要求1所述的基於FPGA的調頻數字激勵器，其特徵在於所述現場可編程門陣列FPGA中內設的功能模塊包括信號類型選擇器、音頻延時模塊、時分復用模塊、預加重濾波器模塊、內插濾波器模塊、立體聲合成模塊、DDS及PLL控制接口與單片機控制接口 ，其中所述信號類型選擇器作為音頻輸入埠連接所述音頻ADC立體聲信號採樣器、話筒信號採樣器、數字音頻接口轉換器，將左右兩聲道的數據進行選擇送音頻延時模塊，且每來一個新數據都相應給出一個時鐘周期的預備脈衝信號作為指示；所述音頻延時模塊將信號類型選擇器送來的左右聲道信號及預備脈衝信號進行延時，音頻延時範圍是從0-999 i！ s，步進為li! s ;並將延時的音頻信號送時分復用模塊；所述時分復用模塊連接所述音頻延時模塊，將延時的左右聲道信號及預備脈衝信號相互交織在不同的時間段內，沿著同一個信道傳送給預加重濾波器模塊；所述預加重濾波器模塊對傳來的信號中的高頻部分進行預加重濾波送內插模塊；所述內插模塊連接所述預加重濾波器模塊，將經過預加重的信號進行內插提高調製後基帶信號的採樣頻率，所述內插模塊的輸出連接所述立體聲合成模塊；所述立體聲合成模塊將濾波後的左右聲道調製為所需的立體聲複合信號通過所述DDS及PLL控制接口送調製單元；所述DDS及PLL控制接口將立體聲合成部分得到的基帶信號與中心頻率數值進行合成運算得到DDS晶片所需的控制字，送調製單元的直接數字頻率合成器DDS ;所述信號類型選擇器、音頻延時模塊、預加重濾波器模塊、立體聲合成模塊通過所述單片機控制接口連接所述控制單元的單片機，FPGA接收單片機的控制命令，根據命令可以對輸入信號類型、音頻延時數、預加重濾波參數及調製方式進行實時控制；同時，FPGA將當前相關的信息返回給單片機進行顯示。
5. 根據權利要求4所述的基於FPGA的調頻數字激勵器，其特徵在於所述延時模塊包括主延時模塊和副延時模塊，所述主延時模塊通過外設存儲器SRAM來實現步進為20 i！ s的延時，即延時量為0/20/40/60. . . ii s ;所述副延時模塊在FPGA內部實現步進為1 P s延時，且延時範圍從0ii s至19 ii s，實現音頻延時範圍從0-999 ii s，步進為lii s。
6. 根據權利要求4所述的基於FPGA的調頻數字激勵器，其特徵在於所述預加重濾波器為64階的FIR濾波器，通過時域對音頻信號進行巻積實現預加重；所述預加重濾波器的預加重時間常數為0ii s、25ii s和50ii s三種，其幅頻特性是在各頻率點，預加重曲線的幅度值與標準值相差不超過士ldB ;相位特性是線性相位；設在音頻頻率為零時的輸出電壓為Vp音頻高頻端頻率為Q/2ji時的輸出電壓、，則^/F, = VTT7^"。
7. 根據權利要求4所述的基於FPGA的調頻數字激勵器，其特徵在於所述內插模塊是508階的FIR濾波器，其內插因子為32，內插之後頻率為1.6MHz，通帶頻率為15kHz，阻帶頻率為25kHz，通帶波紋為0. ldB，阻帶衰減為75dB。
8. 根據權利要求4所述的基於FPGA的調頻數字激勵器，其特徵在於所述立體聲合成模塊中包括幅度調整模塊、導頻及載波產生模塊、立體聲調製模塊及選擇合成模塊，所述幅度調整模塊將內插濾波器出來的左右聲道信號依據單片機幅度調整參數進行幅度調整，以符合調製度的需要，並將幅度調整後的左右聲道信號送所述立體聲調製模塊，同時還將左聲道信號送選擇合成模塊；所述導頻及載波產生模塊依據單片機傳來的相位控制參數產生19kHz導頻信號和38kHz副載波信號，且它們是同相位的，並將所產生的19kHz導頻信號和38kHz副載波信號送所述立體聲調製模塊；所述立體聲調製模塊依據單片機的導頻幅度調整參數將所述幅度調整後的左右聲道信號進行處理，並與19kHz導頻混合產生所需的立體聲複合信號送選擇合成模塊；所述選擇合成模塊將所述立體聲調製模塊送來的立體聲複合信號、所述幅度調整模塊送來的左聲道信號與所述數字預處理單元中的話筒信號採樣器送來的話筒信號進行選擇合成生成單聲道+話筒合成基帶信號或立體聲+話筒合成基帶信號送直接數字頻率合成器DDS。
9. 根據權利要求1所述的基於FPGA的調頻數字激勵器，其特徵在於所述調製單元包括DDS時鐘生成模塊、直接數字頻率合成器DDS、濾波和放大、功放及功率控制；所述DDS時鐘生成模塊是鎖相環，所述鎖相環產生頻率為lGHz的正弦信號，送直接數字頻率合成器DDS作為工作時鐘，從而實現頻率同步；所述直接數字頻率合成器DDS將數位訊號處理單元中FPGA送來的基帶信號調製成載波頻率87 108MHz的廣播頻道的模擬信號，並輸出至所述濾波和放大電路；所述濾波和放大電路濾除模擬信號中的諧波成分以及雜散成分並將其放大送功放。
專利摘要本實用新型涉及一種調頻廣播發射設備，特別是一種用於調頻廣播發射系統的基於FPGA的調頻數字激勵器，包括數字預處理單元、數位訊號處理單元、調製單元和控制單元，其中數位訊號處理單元是由FPGA和連接FPGA的存儲器PROM構成，FPGA通過內設的功能模塊將數字預處理單元送來的經格式調整和速率轉換後的數字音頻信號進行幅度控制、低通濾波、音頻延時、音頻預加重、內插濾波、立體聲調製和調製調整，送調製單元生成調頻廣播的射頻信號，所述FPGA連接控制單元，存儲器PROM中固化有形成FPGA中的功能模塊的程序。FPGA具有配置靈活、工作效率高、編程簡單等優點，將其作為設計的主選晶片具有很強的性價比優勢。
文檔編號H03H17/02GK201499172SQ200920107189
公開日2010年6月2日 申請日期2009年4月15日 優先權日2009年4月15日
發明者範繼偉, 賈寶剛 申請人:北京北廣科技股份有限公司