用於使用存儲器體系結構的主小區搜索的相關器的製作方法

2023-10-18 08:21:09 2

專利名稱：用於使用存儲器體系結構的主小區搜索的相關器的製作方法
技術領域：
本發明涉及移動終端，具體涉及主小區搜索中使用的相關器。
技術背景UMTS無線電信號中的基本時間單位是IO毫秒(ms)的無線幀， 將該無線幀劃分為15個時隙，每個時隙為2560個碼片。從小區(或 基站)至UMTS接收機的UMTS無線電信號是"下行鏈路信號"，而 將沿相反方向的信號稱為"上行鏈路信號"。全球移動電信系統(UMTS)寬帶碼分多址(WCDMA)標準的 物理層使用碼片速率為3.84Mcps的直接序列擴頻(DSSS)調製。頻 分復用(FDD)模式通過分離的頻帶來承載上行鏈路信道和下行鏈路 信道，每個頻帶為5MHz。由於該模式與時分雙工(TDD)模式相比 可以支持更大的用戶數，因此該模式典型地用於大型室外小區。在 TDD模式中，在不同時隙期間傳輸共享相同的上行鏈路和下行鏈路信 道。TDD模式並不支持於FDD模式同樣多的用戶，因此，TDD模式 更適合於較小的小區。TDD模式與FDD模式相比也更適合於承載不 對稱業務。UMTS網絡中的接收機(例如CDMA移動接收機)所執行的一 個重要過程是小區搜索操作。典型地，通過被合併為接收機的一部分 的小區搜索系統來執行小區搜索。在接收機通電之後激活小區搜索系 統，以確定與該接收機所位於的小區相關的同步信息。小區搜索操作 是三級過程。也就是說，小區搜索系統執行時隙同步(主同步)、幀同 步以及擾碼組確定(輔同步)、以及擾碼確定。在加電之後，移動終端(MT)必須在語音/數據通信可以開始之 前，執行多個操作。首先，接收機需要實現自動增益控制(AGC)，以縮放接收的信號功率並避免模數轉換器處的限幅。首先可以在同步 信道(SCH)上執行該過程，隨後一旦捕獲了小區的擾碼，則可以使用解擾的公共導頻信道(CPICH)。然後，該接收機需要捕獲定時同步。可以從SCH信道實現定時同 步。MT搜索該MT可以發現的最強的SCH信號，該信號確定了該 MT將發起與哪個小區之間的通信。由於SCH信道是周期性的，因此 該接收機可以與主SCH進行相關，以得到定時誤差。基於該信道，該 接收機可以實現碼片同步、符號同步以及時隙同步。主SCH承載對於該系統中的所有小區而言相同的信號。輔SCH 對於每個小區而言是不同的，並且承載每個幀重複的輔同步碼(SSC) 的模式。 一旦MT接收到該序列，則該MT將具有幀同步。在執行小區搜索中，小區搜索系統訪問所接收的無線信號的同步 信道(SCH)以及公共導頻信道(CPICH)。 SCH是由主SCH和輔SCH 構成的複合信道。在每個時隙內，主SCH指定主同步碼(PSC)。然 而，主SCH僅僅在每2560碼片時隙的前256個碼片期間包含數據。 已知的是，"碼片"或"碼片速率"指示CDMA通信系統中的擴頻碼 的速率。此外，該模式標識了當前小區的擾碼屬於哪個擾碼組。存在64 個擾碼組，每組包含八個擾碼。 一旦MT確定了當前小區的擾碼組， 則對當前小區的擾碼的搜索將被縮小到該組中的八個碼。用於基於載波的接收機的典型捕獲過程如下1. 主小區搜索2. 輔小區搜索3. 擾碼確定4. 多徑搜索5. 解調器(finger)分配6. 碼跟蹤和自動頻率控制(AFC)環路鎖定7. 解調器輸出的最大比合併(MRC)8. 獲得接收機鎖定，可以將數據發送至上層 該捕獲過程是長期和複雜的，並且可能佔用數秒的時間來完成。解決的問題在於如何實現用於3G WCDMA接收機中的主小區搜 索處理的第二級的面積優化的相關模塊。該主小區搜索處理的第一級 包括對16個成一排的連續採樣進行相關，並且每16個碼片產生相關 輸出。因此，對於第一級相關器的存儲需求是，針對給定的相關，該 相關器每次僅需要存儲16個碼片，這是相對容易實現的。即使對於每 碼片使用4個採樣的接收機而言，該存儲需求仍然是僅256個採樣， 並且該採樣是連續的釆樣。這意味著該第一級相關器在連續的採樣組 到達時對其進行處理。在第二級的處理中的每次相關也需要16個碼片。然而，由於3G CDMA標準中使用的分級戈萊碼(Golaycode)的特性，該16個碼片 中的每個碼片之間相隔16個碼片。因此，對於每個碼片使用4個採樣 的接收機而言，仍然需要處理256個碼片，但是該碼片不是連續定位 的。相反地，給定的相關需要相隔16*4=64個釆樣的265個碼片。為 了存儲給定的第二級相關所需要的所有採樣，接收機將需要具有1024 個位置的抽頭延遲線(相隔16碼片的16個碼片是256個碼片，每碼 片4個採樣是1024個採樣)。現有技術使用了基於寄存器的設計來實 現該第二級相關。由於該寄存器的數量消耗了 ASIC上的大量管芯 (die)空間，因此該寄存器的數量(例如1024)在ASIC設計中是不 實用的。因此，更有效的面積優化的方法將是有益的。發明內容本發明是用於3G WCDMA接收機的主小區搜索處理中使用的相 關器的第二級的體系結構。所使用的體系結構是基於存儲器的，並且 使得該設計在ASIC上可用的管芯空間方面是面積優化的。本發明使用一種基於存儲器的方法，這是因為，對於給定數量的 位置，存儲器比寄存器更有效。然而，雙埠RAM存儲器模塊的特性 意味著，在給定的時鐘周期內可執行的存儲器讀/寫的數量被限制為每 周期一次讀和一次寫。由於這使得在該接收機的每碼片32個時鐘周期 的限制內不能迸行能夠完成全部處理的足夠的讀和寫，因此這給該模 塊的設計提出了一些挑戰。對該體系結構添加了多個特性，用於在每個時鐘周期使用單個讀和單個寫，以便在每碼片32個時鐘周期內完成 所期望的處理。描述了一種設備，包括用於接收來自第一級相關器的輸入數據的 第二級相關器，其中所述第二級相關器使用存儲器體系結構。還描述了一種用於對數據執行第二級相關的方法，包括復位讀指針和寫指 針，交替地將輸入數據多路復用至一對存儲寄存器中的一個存儲寄存 器，連結該對存儲寄存器的內容，根據寫指針將所連結的內容寫入存 儲器，根據讀指針將所連結的內容從存儲器輸出至讀寄存器，更新該 讀地址指針以及更新該寫地址指針。


根據結合附圖進行理解的以下詳細說明，將最佳地理解本發明。 該附圖包括以下簡要描述的圖示，其中該圖示上的相似的數字表示相 似的元素。圖1是小區搜索處理的最高級框圖；圖2是本發明的體系結構的框圖；圖3是根據本發明的原理的用於存儲器的讀/寫指針使用的一個 實施例；圖4是根據本發明的原理的流程圖。
具體實施方式
小區搜索是在移動終端中執行的。現在參照圖l，圖l是小區搜索 處理的最高級框圖，本發明包括在主小區搜索的第二級中使用的相關 器125、 130，這些相關器接收來自該主小區搜索的第一級相關器105、 110的實輸入115和虛輸入120。將第一級主小區搜索相關器105、 IIO的 輸出輸入至第二級相關器125、 130。將第二級相關器125、 130的輸出 輸出至非相干合併器135，該非相干合併器135向幀緩衝器140提供輸 入。幀緩衝器140提供小區搜索的結果。圖2是本發明的體系結構的框圖。特別地，圖2是用於主小區搜索 的第二級的本發明的相關器的體系結構。本發明的相關器使用存儲器體系結構，該體系結構在ASIC上的管芯空間方面具有面積優化的優 點。圖2中的存儲器讀/寫地址產生模塊235產生讀/寫指針值(也在圖3 中示出)。本發明的第二級相關器123實際上是一對第二級相關器125、 130，這些相關器在功能上是相同的/等效的。該對第二級相關器125、 130之間的差別是第二級相關器中的每個相關器所接收的輸入數據(實 數相對於虛數)。(圖l所示的)第一級相關器的(實數和虛數的)相關輸出到達圖 2中的多路復用器205。這些採樣每碼片到達4次，並且交替地將這些釆 樣多路復用至存儲寄存器，先復用至低存儲寄存器(storage—low—reg) 210，後復用至高存儲寄存器(storagejiigh—reg) 215，然後繼續交替。 基於稍後將更詳細地描述的邏輯，在模塊225處連結該低存儲寄存器和 高存儲寄存器的值(每個寬16比特)，以構成單個32比特的值，然後在 預定的時鐘周期將該值寫入存儲器230。由於每時鐘周期僅一個存儲器 寫的限制，因此使用該方法，將兩個採樣存儲為一個值，該設計使得 針對每個給定的時鐘周期能夠將兩個採樣存儲在存儲器230中。此處存 儲器230的使用節省了晶片管芯空間。現有技術的實施方式使用一組寄 存器而非存儲器。然後從預定的位置將該值讀出存儲器，並存儲到讀寄存器 (read一reg) 240中。從此處開始，再次將該比特解析為與該比特相對 應的高位值和低位值，並將該比特處理為兩個分離的採樣。索引產生 器245產生PSC索弓1/序歹U。在模塊255中，通過從read—reg240獲取採樣， 並根據存儲的PSC序列模塊250的符號,將該採樣與coir一reg中的採樣相 加或者從coir一reg中的採樣減去該採樣(也即如果PSC序列為+1，則增 加該值，如果PSC序列為-1，則減去該值)，來在沒有面積密集的乘法 器的情況下執行相關。注意，存在16個corrjeg寄存器corrjeg0
至corr一reg0[3] 270a、 corr一regl
至corrj"eg1[3] 270b、 corrj:eg2
至 corr_reg2[3] 270c、以及corr一reg3
至corr—reg3[3] 270d。這是為了實 現在4個並行模塊的每個模塊中計算的4個同時的相關的存儲和處理。 每組寄存器用於可用的32個時鐘周期的8個時鐘周期，每次僅使用一組 寄存器。通過多路復用器260， 265將模塊255的輸出多路復用至相關寄存器270a-270d。在加法器模塊275中累加了用於給定相關的所有16個值之後，經由 多路復用器280將存儲在corr—reg中的值傳輸至4個相應的corr—out寄存 器285a-285d中的一個寄存器。也就是說， corr—out
=corr—reg0
+corr_outl
+corr—reg2
+corr—reg3
285a。將coir—mu寄存器的輸出多路復用到圖l的非相干合併器135。還必 須獲得coir—ou傳存器的內容的絕對值(abs)。在圖2中未示出該模塊， 但是該功能是在corr一out寄存器處或者在多路復用器290之後的附加模 塊處執行的。表1中示出的偽碼給出了關於該體系結構如何工作的更多細節。圖 2的控制模塊220協調和控制本發明的相關器的功能和組件。左邊的數 字指示時鐘周期。本發明的體系結構是基於每個採樣32周期的時鐘周 期結構的。 偽碼 復位代碼rp=3 //讀指針-9比特數〃寫指針-9比特數corr一reg
= 0 corr—out
= 0相關輸出代碼0corr_out
= corr—reg0
+ corr一regl[O] + corr_reg2
+ corr一reg3
= corr一reg0[1] + corr一regl[l] + corr一reg2[1] + corr一reg3〖1]1corr一out[2] = corrj:eg0[2〗+ corr—regl[2] + corr—reg2[2] + corr一reg3[2〗 corr一out[3〗=corr—reg0[3〗+ corr_regl[3〗+ corr一reg2[3〗+ corr_reg3[3〗採樣輸出代碼 7samp—out = abs(corr一out[O])15samp一out = abs(corr一out[l])23samp一out = abs(corr_out[2])31samp一out = abs(corr一out[3])存儲器輸入/輸出代碼 0，16storage」ow一reg = samp jnstorage high—reg = samp—in memory write address = wpmemory data in = storage—high—reg concatenated with storagejow—reg wp— every clockread—reg = data—out from memory相關和存儲器接口連接代碼0update corr一reg3
and corr—reg3[l] with samples in read—reg (upper and lower) write "read" address to memory for two clock cycles ahead - read address is rp1update corr一reg3[2] and corr一reg3[3] with samples in read—reg (upper and lower) write "read" address to memory for two clock cycles ahead - read address is rp隱l rp = rp + 322.4.6.8update corr一reg0
and corr_reg0[l] with samples in read—reg (upper and lower) write "read" address to memory for two clock cycles ahead - read address is rp3.5.7.9update corr一reg0[2] and corr一reg0[3〗with samples in read—reg (upper and lower) write "read" address to memory for two clock cycles ahead - read address is rp-1 rp = rp + 3210.12.14.16update corr_regl
and corr一regl[l〗with samples in read—reg (upper and lower) write "read" address to memory for two clock cycles ahead - read address is rp11.13.15.17update corr一reg1[2] and corr一reg1[3] with samples in read—reg (upper and lower) write "read" address to memory for two clock cycles ahead - read address is rp-1 rp = rp + 3218.20.22.24update corr_reg2
and corr一reg2〖1] with samples in read—reg (upper and lower) write "read" address to memory for two clock cycles ahead - read address is rp19.21.23.25update corr—reg2[2〗and corr一reg2[3] with samples in read—reg (upper and lower) write "read" address to memory for two clock cycles ahead - read address is rp-1 rp = rp + 3226.28.30update corr一reg3
and corr一reg3[1] with samples in read—reg (upper and lower)write "read" address to memory for two clock cycles ahead - read address is rp27.29.31update corr一reg3[2] and corr一reg3[3] with samples in read—reg (upper and lower) write "read" address to memory for two clock cycles ahead - read address is rp-1 if not clock cycle = 31rp = rp + 32 if clock cycle = 31卬=rp - 482該偽碼的復位代碼在任何其它處理開始之前初始化讀指針(rp)和寫指針(wp)，這些指針均為9比特數字。還初始化相關寄存器
(corr—reg)和相關輸出寄存器(corr—out)。
該偽碼的相關輸出代碼在時鐘周期0中將corr—ont寄存器[O]和[l] 設置為corr—reg寄存器的內容，在時鐘周期1中將corr—out寄存器[2]和[3] 設置為corr—reg寄存器的內容。
該偽碼的採樣輸出代碼在時鐘周期7處提供coir—cmt
寄存器的絕 對值(abs)的輸出採樣(samp—out)。該偽碼的採樣輸出代碼在時鐘 周期15處提供coir—out[l]寄存器的絕對值(abs)的輸出採樣
(samp—out)。該偽碼的採樣輸出代碼在時鐘周期23處提供corr—out[2] 寄存器的絕對值(abs)的輸出採樣(samp一out)。該偽碼的採樣輸出 代碼在時鐘周期31處提供corr一om[3]寄存器的絕對值(abs)的輸出採 樣(samp一out)。
在時鐘周期0和16處，該偽碼的存儲器輸入/輸出代碼將 storage—low—reg設置為輸出採樣(samp—in)。在時鐘周期8和24處，該 偽碼的存儲器輸入/輸出代碼將storage—high—reg設置為輸出採樣 (samp—in)。此外，在時鐘周期8和24處，將存儲器寫地址設置為寫指 針(wp),將該存儲器地址數據設置為與storage—low—reg相連結的 storage一high一reg，然後遞減寫指針。在每個時鐘周期處，將reacLreg 設置為來自根據存儲器讀/寫地址產生模塊235所產生的讀地址的存儲 器的data—out 。
該偽碼的相關和存儲器接口連接代碼如下運行.*
在時鐘周期0處，使用reacLreg中的高採樣和低採樣來更新 corr一reg3
和corr—reg3[1]。在提前兩個時鐘周期內將"讀"地址寫入 存儲器，並且該"讀"地址等於rp。
在時鐘周期l處，使用reacLreg中的高採樣和低採樣來更新 corr—reg3[2]和corr—reg3[3]。在提前兩個時鐘周期內將"讀"地址寫入 存儲器，並且該"讀"地址等於rp-l。然後將該讀指針遞增32。
在時鐘周期2、 4、 6和8處，使用read—reg中的高採樣和低採樣來更 新corr—reg0
和corr—reg0[1]。在提前兩個時鐘周期內將"讀"地址寫 入存儲器，並且該"讀"地址等於rp。在時鐘周期3、 5、 7和9處，使用read—reg中的高採樣和低採樣來更 新corr一reg0[2]和corr一reg0[3]。在提前兩個時鐘周期內將"讀"地址寫 入存儲器，並且該"讀"地址等於rp-l。然後將該讀指針遞增32。
在時鐘周期IO、 12、 14和16處，使用read—reg中的高採樣和低採樣 來更新corr一regl
和corr—regl[l]。在提前兩個時鐘周期內將"讀"地 址寫入存儲器，並且該"讀"地址等於rp。
在時鐘周期ll、 13、 15和17處，使用read—reg中的高採樣和低採樣 來更新corr一regl[2]和corr—regl[3]。在提前兩個時鐘周期內將"讀"地 址寫入存儲器，並且該"讀"地址等於rp-l。然後將該讀指針遞增32。
在時鐘周期18、 20、 22和24處，使用read—reg中的高採樣和低採樣 來更新corr一reg2
和corrj"eg2[1]。在提前兩個時鐘周期內將"讀"地 址寫入存儲器，並且該"讀"地址等於rp。
在時鐘周期19、 21、 23和25處，使用read—reg中的高採樣和低採樣 來更新corr—reg2[2]和corr—reg2[3]。在提前兩個時鐘周期內將"讀"地 址寫入存儲器，並且該"讀"地址等於rp-l。然後將該讀指針遞增32。
在時鐘周期26、 28和30處，使用read一reg中的高採樣和低採樣來更 新corr—reg3
和coir—reg3[1]。在提前兩個時鐘周期內將"讀"地址寫 入存儲器，並且該"讀"地址等於rp。
在時鐘周期27、 29和31處，使用read一reg中的高採樣和低採樣來更 新corr—reg3[2]和corr—reg3[3]。在提前兩個時鐘周期內將"讀"地址寫 入存儲器，並且該"讀"地址等於rp-l。如果這並非時鐘周期31，則將 該讀指針遞增32。如果這是時鐘周期31，則將讀指針遞減482。
參照圖3，將寫指針(wp)初始化為值l，在每32個時鐘周期期間 內遞減兩次(模512)。將讀指針(rp)初始化為值3，在每32個時鐘周 期內將該讀指針遞增32十五次，並在每32個時鐘周期期間遞減482 (512-30) —次。本發明中的雙埠存儲器及其使用類似於滑動窗口 或緩衝器，其中讀指針和寫指針在不同的時間對相同的存儲器進行尋 址。也就是說，不存在所讀的存儲器位置與所寫的存儲器位置之間的 重疊。這是由於每個時鐘周期僅存在一次讀和一次寫。如果採樣/碼片 的數量增加或減少，則讀指針和寫指針的索引以及增量值和減量值將變化。特別地，參照圖3，圖3描述了該示例中具有512個位置的雙埠 存儲器，每個位置為32比特，在復位時將寫指針(wp)初始化為l， 並將讀指針初始化為3。在第一個32時鐘周期之後，寫指針(wp)為 511，讀指針(rp)為l。
現在參照圖4，圖4是本發明的第二級相關器的操作的流程圖。在 步驟405處，交替地將採樣多路復用到storage一reg—low和 storage—reg—high中。在步驟410處，將storage—reg—low禾卩storage—reg—high 的內容相連結，並根據存儲器讀/寫地址產生模塊235所指定的寫指針 (wp)，將該內容作為單個值寫入存儲器。在步驟415處，在每個時鐘 周期，根據存儲器讀/寫地址產生器235所指定的讀指針(rp)，將來自 存儲器230的釆樣輸出至read—reg240中。在步驟420處，通過基於存儲 在模塊250中的PSC索引/序列的符號，將read—reg240的值加(+/-)到 相應的corr—reg270a-270d的值上，來執行相關。在步驟425處，在十六 次累加之後，經由加法器275和多路復用器280將corr—reg的值存儲到相 應的corr—out 285a-285d寄存器中，從而有效地完成四個並行的相關。 在步驟430處，在corr—out 285a-285d寄存器處獲得corr—out 285a-285d寄 存器中的值的絕對值(abs)，或者將corr—out 285a-285d寄存器多路復 用到絕對值模塊(未示出)，然後輸出相關值。
應當理解，可以以硬體、軟體、固件、專用處理器或其組合的形 式(例如在移動終端、接入點或蜂窩網絡中)實現本發明。優選地， 將本發明實現為硬體和軟體的組合。此外，優選地將該軟體實現為有 形地體現在程序存儲設備上的應用程式。可以將該應用程式上載到包 括任何適當的體系結構的機器中，並由該機器執行該應用程式。優選 地，在具有諸如一個或多個中央處理單元(CPU)、隨機存取存儲器 (RAM)以及輸入/輸出(I/O)接口的硬體的計算機平臺上實現該機 器。該計算機平臺還包括作業系統和微指令代碼。這裡描述的各種過 程和功能可以是該微指令代碼或者該應用程式(或其組合)的一部分， 並由作業系統來執行。此外，可以將各種其它外圍設備與該計算機平 臺相連，例如附加的數據存儲設備和列印設備。
還應當理解的是，由於優選地以軟體來實現附圖中描述的一些部分系統組件及方法步驟，因此該系統組件(或過程步驟)之間的實際 連接可以根據對本發明進行編程的方式而不同。在給定這裡的教導的 情況下，相關領域中的普通技術人員應當能夠設計本發明的這些以及 類似的實施方式或配置。
權利要求
1、一種設備，包括用於接收來自第一級相關器的輸入數據的第二級相關器，其中所述第二級相關器使用存儲器體系結構。
2、 根據權利要求l所述的設備，其中所述第二級相關器包括一對第二級相關器，此外其中所述一對第二級相關器中的第一個第二級 相關器接收並處理實數值的輸入數據，並且所述一對第二級相關器中 的第二個第二級相關器接收並處理虛數值的輸入數據。
3、 根據權利要求2所述的設備，其中所述一對所述第二級相關 器中的每個第二級相關器在功能上是等效的。
4、 根據權利要求2所述的設備，其中所述一對所述第二級相關 器中的每個第二級相關器還包括第一多路復用器，用於接收數據；第一存儲寄存器，用於接收和存儲所述輸入數據的第一單元； 第二存儲寄存器，用於接收和存儲所述輸入數據的第二單元； 連結器，用於將輸入數據的所述第一單元和輸入數據的所述第二 單元相連結；存儲器，用於接收和存儲所述連結的輸入數據； 讀/寫地址產生單元，用於產生用於所述存儲器的讀/寫指針值；以及讀寄存器，用於提取和存儲所述連結的輸入數據。
5、 根據權利要求4所述的設備，還包括用於將所述連結的輸入數據解析為兩個分離的數據單元的裝置； 多個相關寄存器；加法器和符號改變器，用於通過如下之一來執行相關將所述解 析的數據加到所述多個相關寄存器中的一個相關寄存器中的數據上， 以及從所述多個相關寄存器中的一個相關寄存器中的數據減去所述解 析的數據；第二多路復用器，用於將來自所述加法器和符號改變器的輸出多路復用至所述多個相關寄存器；第三多路復用器，用於將來自所述加法器和符號改變器的輸出多路復用至所述多個相關寄存器；加法器，用於累加存儲在所述多個相關寄存器中的相關值； 多個相關輸出寄存器；第四多路復用器，用於將所述累加的相關值多路復用至所述多個 相關輸出寄存器中的一個相關輸出寄存器；第五多路復用器，用於從所述相關輸出寄存器輸出所述累加的相 關值；索引產生器，用於產生主同步碼索引； 主同步存儲單元，用於存儲主同步序列；以及 控制單元，用於控制相關過程。
6、 根據權利要求5所述的設備，其中所述主同步單元使得所述 主同步序列可供所述加法器和符號改變器使用，以確定是將所述解析 的數據加到所述多個相關寄存器中的一個相關寄存器中的數據上，還 是從所述多個相關寄存器中的一個相關寄存器中的數據減去所述解析 的數據。
7、 根據權利要求4所述的設備，其中所述存儲器是使用寫指針 來寫入並使用讀指針來讀出的雙埠存儲器。
8、 根據權利要求5所述的設備，其中所述相關寄存器同時處理 相關。
9、 根據權利要求5所述的設備，還包括用於對所述累加的相關 值執行絕對值功能的裝置。
10、 根據權利要求1所述的設備，其中所述設備是行動裝置。
11、 一種用於對數據執行第二級相關的方法，所述方法包括 復位讀指針和寫指針；交替地將輸入數據多路復用至一對存儲寄存器中的一個存儲寄 存器；連結所述一對存儲寄存器的內容； 根據所述寫指針將所述連結的內容寫入存儲器；根據所述讀指針將所述連結的內容從所述存儲器輸出至讀寄存器；更新所述讀地址指針；以及 更新所述寫地址指針。
12、 根據權利要求11所述的方法，還包括.-清空多個相關寄存器；使用所述讀寄存器中的數據來更新所述多個相關寄存器； 將累加的相關值存儲在多個相關輸出寄存器中；以及 對存儲在所述多個相關輸出寄存器中的所述累加的相關值執行 絕對值功能。
13、 根據權利要求12所述的方法，其中基於主同步碼序列的符 號來執行使用讀寄存器中的數據來更新所述多個相關寄存器的所述步 驟。
14、 根據權利要求13所述的方法，其中使用讀寄存器中的數據來更新所述多個相關寄存器的所述步驟執行並行相關。
15、 根據權利要求12所述的方法，其中使用讀寄存器中的數據來更新所述多個相關寄存器的所述步驟通過如下之一來執行相關將 所述讀寄存器中的數據與存儲在所述多個相關寄存器中的數據相加， 以及從存儲在所述多個相關寄存器中的數據減去所述讀寄存器中的數 據。
全文摘要
描述了一種設備，包括用於接收來自第一級相關器的輸入數據的第二級相關器，其中所述第二級相關器使用存儲器體系結構。描述了一種用於對數據執行第二級相關的方法，包括復位讀指針和寫指針，交替地將輸入數據多路復用到一對存儲寄存器中的一個存儲寄存器中，連結該對存儲寄存器的內容，根據該寫指針將連結的內容寫入存儲器，根據該讀指針將該連結的內容從該存儲器輸出至讀寄存器中，更新讀地址指針以及更新寫地址指針。
文檔編號H04L7/04GK101228703SQ200580051180
公開日2008年7月23日 申請日期2005年7月26日 優先權日2005年7月26日
發明者路易斯·羅伯特·利特溫 申請人:湯姆森許可貿易公司