使用微波進行的u-mos溝槽型面優化和蝕刻損傷移除的製作方法

2023-10-08 12:58:39 1

專利名稱：使用微波進行的u-mos溝槽型面優化和蝕刻損傷移除的製作方法
技術領域：
本申請案大體上涉及半導體裝置和用於製作這些裝置的方法。更具體來說，本申請案描述含有溝槽結構的UMOS半導體裝置，所述溝槽結構具有已使用微波輻射而優化的型面且已移除蝕刻損傷。
背景技術：
含有集成電路(IC)或離散裝置的半導體裝置在廣泛多種電子設備中使用。IC裝置(或晶片，或離散裝置)包括已在半導體材料襯底的表面中製造的微型化電子電路。所述電路由許多重疊的層組成，包含含有可擴散到襯底中的摻雜劑的層(稱為擴散層)，或含有植入到襯底中的離子的層(植入層)。其它層是導體(多晶矽或金屬層)或導電層(通孔或接觸層)之間的連接。IC裝置或離散裝置可以逐層的工藝來製造，所述工藝使用許多步驟的組合，包含生長層、成像、沉積、蝕刻、摻雜和清潔。矽晶片通常用作襯底，且使用光刻來將襯底的不同區域標記為經摻雜或沉積，且界定多晶矽、絕緣體或金屬層。一種類型的半導體裝置一金屬氧化物矽場效應電晶體(MOSFET)裝置，可廣泛用於許多電子設備中，包含汽車電子設備、磁碟驅動器和電源。一些MOSFET裝置可形成於已在襯底中產生的溝槽中。使得溝槽配置較有吸引力的一個特徵在於，電流垂直地流過MOSFET的溝道。與電流水平地流過溝道且隨後垂直地流過漏極的其它MOSFET相比，這準許較高的單元和/或電流溝道密度。溝槽MOSFET裝置含有形成於溝槽中的柵極結構，所述柵極結構含有柵極絕緣層，所述柵極絕緣層位於溝槽的側壁和底部上(即，鄰近於襯底材料)，其中所述柵極絕緣層上已形成有導電層。

發明內容
本發明描述半導體裝置和用於製作這些裝置的方法。UM0S(U形M0SFET)半導體裝置可通過如下方式形成提供半導體襯底；使用溼式或乾式蝕刻過程在所述襯底中形成溝槽；以及隨後在低溫下使用微波(MW)輻射所述溝槽。MW輻射過程改善了所述溝槽的型面且修復由所述乾式蝕刻過程引起的對所述溝槽結構的損傷。所述微波輻射可有助於使所述半導體襯底中的Si或SiGe原子重新對準，且對在所述乾式蝕刻過程之後存在的缺陷進行退火消除。而且，所述微波輻射可吸收在所述乾式蝕刻過程中使用的保留在所述溝槽結構的晶格中的原子或離子。


鑑於圖式可更好地理解以下描述，圖中
圖)展示用於製作半導體結構的方法的一些實施例，所述半導體結構含有襯底和外延(或「epi」)層，所述外延層的上表面上具有掩模；圖2描繪用於製作半導體結構的方法的一些實施例，所述半導體結構含有形成於所述外延層中的溝槽；以及圖3描繪用於通過用微波輻射所述溝槽來製作半導體結構的方法的一些實施例；圖4到5展示用於通過使用分批反應器來製作半導體結構的方法的一些實施例。圖6展示用於製作半導體結構的方法的一些實施例，所述半導體結構在溝槽中含有導電層；
圖7展示用於製作半導體結構的方法的一些實施例，所述半導體結構含有形成於柵極絕緣層上的柵極；圖8展示用於製作半導體結構的方法的一些實施例，所述半導體結構含有位於柵極上的絕緣罩；以及圖9展示用於製作半導體結構的方法的一些實施例，所述半導體結構含有溝槽MOSFET 裝置。圖式說明半導體裝置和用於製作這些裝置的方法的特定方面。連同以下描述一起，圖式說明和解釋方法以及通過這些方法產生的結構的原理。在圖中，為了清楚而放大層和區的厚度。不同圖中的相同參考標號表示相同元件，且因此將不重複其描述。由於本文使用術語「在...上」、「附接到」或「耦合到」，因此一個物體(例如，材料、層、襯底等)可在另一物體上、附接到另一物體或耦合到另一物體，無論所述一個物體是否直接在另一物體上、附接到另一物體或耦合到另一物體或者在所述一個物體與另一物體之間存在一個或一個以上介入物體。而且，在提供了的情況下，方向(例如，上方、下方、頂部、底部、側面、上、下、下面、上面、上部、下部、水平、垂直、「x」、「y」、「z」等等)是相對的且僅通過實例來提供，且是為了便於說明和論述而不是為了限制。另外，在對元件列表(例如，元件a、b、c)做出參考的情況下，此參考既定包含所列出元件自身中的任一者、少於全部的所列出元件的任一組合，和/或全部的所列出元件的組合。
具體實施例方式以下描述提供具體細節以便提供透徹理解。不過，所屬領域技術人員將理解，半導體裝置以及製造和使用所述裝置的關聯方法可在不使用這些具體細節的情況下實施和使用。實際上，半導體裝置和關聯方法可通過修改所說明的裝置和方法來進行實踐，並且可與產業中常用的任何其它設備和技術結合使用。舉例來說，雖然描述涉及U-MOS (U形M0SFET)半導體裝置，但可針對任何其它類型的半導體裝置(例如LDMOS或CMOS裝置)來進行修改，所述其它類型的半導體裝置可或可不含有在溝槽中形成的柵極結構。半導體裝置和用於製造此些裝置的方法的一些實施例說明於圖式中且在本文中進行描述。在這些實施例中，方法可如圖1中描繪那樣開始，此時首先提供半導體襯底105作為半導體結構100的部分。可使用任何半導體襯底作為襯底105。一些襯底的實例包含單晶矽晶片、外延Si層和/或例如用在絕緣體上矽(SOI)技術中的接合晶片。而且，通常用於電子裝置的任何其它半導電材料在適當條件下可用作襯底105的材料，包含Ge、SiGe、GaN, C和/或任何純的或複合的半導體，例如II1-V或I1-VI及其變型。任何或所有的這些襯底均可保持為未摻雜或摻雜有任何數目的P型或n型摻雜劑或摻雜劑的組合。在一些配置中，襯底105包括單晶Si或SiGe晶片,其重摻雜有任何類型或任何數目的n型摻雜劑達所需濃度，如圖1所示。半導體結構100可任選地含有位於襯底105的上表面的一部分上的一個或一個以上外延(或「印i」)層。在圖1中，個別外延層(或多個外延層)描繪為外延層110。在一些配置中，外延層Iio實質上覆蓋襯底105的整個上表面。在Si用作襯底105的材料的情況下，外延層110包括Si。外延層110可使用任何過程來提供，包含任何外延沉積過程。在一些情況下，外延層可輕摻雜有任何類型或任何數目的P型摻雜劑，如圖1所示。接下來，如圖2所示，可在外延層110 (且任選地在襯底105中)形成溝槽120。溝槽120可通過任何過程形成，包含使用在外延層110的上表面上形成的掩模115，如圖1所示。接著通過使用任何蝕刻劑蝕刻外延層110 (且在需要時蝕刻襯底105)的材料來形成溝槽120。在一些實施例中，可使用乾式蝕刻過程來蝕刻外延層110，直到溝槽120在外延層110中已達到所需深度和寬度為止。可以控制溝槽120的深度和寬度以及寬度與深度的比(縱橫比)，使得稍後沉積的絕緣層適當地填充在溝槽中並使空穴的形成最小化。在一些實施例中，溝槽的深度可以是約0.1iim到約IOOii m。在其它實施例中，溝槽的深度可以是約2 iim到約5 iim。在另一些實施例中，溝槽的深度可以是這些量的任何合適組合或子範圍。在一些實施例中，溝槽的寬度可以是約0.1iim到約50 iim。在其它實施例中，溝槽的寬度可以是約0.1 ii m到約I ii m。在另一些實施例中，溝槽的深度可以是這些量的任何合適組合或子範圍。就溝槽的此些深度和寬度來說，溝槽的縱橫比可以是約1:1到約1: 50。在其它實施例中，溝槽的縱橫比可以是約1: 5到1: 8.3。在另一些實施例中，溝槽的縱橫比可以是這些量的任何合適組合或子範圍。在一些實施例中，溝槽120的結構可使用乾式蝕刻過程來形成。然而，乾式蝕刻過程中使用的乾式蝕刻劑有時可能在溝槽的底部中留下受損的襯底材料，因為乾式蝕刻過程使用定向蝕刻。 而且，乾式蝕刻過程之後的溝槽結構的型面有時可能不能令人滿意。舉例來說，溝槽型面可能不能令人滿意是因為，其未經優化以使底部變圓並控制圓錐角以促使完全填滿溝槽而只有很少或沒有接縫或空穴。此不能令人滿意的溝槽型面可能有損稍後將在溝槽中形成的(M0SFET裝置的)導電柵極的電性能。舉例來說，此電性能可能受損是因為擊穿電壓、柵極至源極洩漏和/或切換速度可隨著此不能令人滿意的溝槽型面而降低。可通過在乾式蝕刻過程之後使用軟蝕刻過程來對受損的襯底材料進行修補和/或改善不能令人滿意的溝槽型面。此補充的軟蝕刻過程可通過用含CF2和O2的氣體混合物蝕刻溝槽結構來執行。軟蝕刻過程可移除在乾式蝕刻過程期間可能無意中被氧化的溝槽側壁上的氧化物。但是軟蝕刻過程不幸地也可移除溝槽中的一些Si材料，從而減少將存在於MOSFET結構的溝道區(稍後形成於溝槽中)中的矽材料的量。溝道區中Si材料的此損失可能不利於窄間距裝置，因為其可限制用給定的光刻設備可實現的間距，這是因為一旦溝槽被圖案化和蝕刻便會帶來不合需要地變寬，從而需要用更昂貴的光刻和步進機設備以較窄間距進行處理或在Rsp增加的情況下增加裸片大小(即，在較高的過程成本下在給定的RDSon的情況下較高的裸片大小或縮減的裸片大小)。當乾式蝕刻過程使用定向蝕刻時，其也可在溝槽的底部處形成銳角轉角，從而導致洩漏問題。為了使這些銳角轉角變圓，可使用高溫過程來在溝槽的底部中形成柵極氧化物。此高溫氧化過程可使Si材料在氧化物形成期間流動。而且，所使用的高溫也可能使來自外延層的摻雜劑以不受控的方式向上擴散到溝槽中。為了減少或消除此向上擴散，在溝槽中沉積昂貴的擴散勢壘(通常由As製成)，從而需要額外的處理和增加的成本。因此，這些額外的過程步驟(軟蝕刻過程和高溫氧化過程)兩者均增加了製造工藝的複雜性和成本。在一些實施例中，這兩個額外過程(軟蝕刻過程和高溫氧化過程)可通過用微波(MW)輻射過程替代而消除，以改善溝槽的型面和/或移除由乾式蝕刻過程導致的受損結構。在襯底105包括Si或SiGe材料的情況下，可將麗輻射施加到受損或畸形的溝槽。■輻射有助於通過重新對準Si或SiGe原子來對可能存在於溝槽型面中的缺陷進行退火消除。而且，MW輻射有助於吸收在蝕刻氣體(例如F、Cl、H和/或H2)中使用的因乾式蝕刻過程而保留在晶格結構中的原子或離子。此微波加熱過程不消耗Si材料或至少最小化Si材料的消耗且避免(或最小化)高溫處理的使用。為了改善溝槽型面，可用微波輻射半導體結構，且任選地通過補充的加熱系統對半導體結構進行加熱，以達到用於MW輻射的所需溫度。在MW輻射期間可使用足以移除受損結構和/或改善溝槽型面的任何溫度。在一些實施例中，這些低溫可小於約800°C。在其它實施例中，這些低溫可以是約200°C到約800°C。在另一些實施例中，所述溫度可以是約400°C到約550°C。在再一些實施例中，這些低溫可以是這些溫度的任何合適組合或子範圍。微波輻射可使用由政府法規允許進行工業應用的任何頻率或波長的微波。在一些實施例中，微波的頻率和波長可以是國際法規允許用於工業應用的任何頻率和波長。在其它實施例中，微波的頻率可以是約2. 45GHz到約5. 8GHz，且具有約52mm到約123mm的波長。微波輻射可執行足以移除受損結構和/或改善溝槽型面的任何時間。在一些實施例中，所述時間可達到約120分鐘，其遠短於一些常規熔爐過程中通常需要的5到6個小時。在其它實施例中，此時間可以是約I分鐘到約120分鐘。在另一些實施例中，所述時間可以是約2分鐘到約60分鐘。在再一些實施例中，所述時間可以是約2分鐘到約15分鐘。在又一些實施例中，所述時間可以是這些量的任何合適組合或子範圍。在一些實施例中，可使用快速熱處理(RTP)和MW輻射的組合來移除受損結構和/或改善溝槽型面。在這些實施例中，RTP可從約900°C到約1100°C執行約2分鐘到約15分鐘，且麗退火過程可從約200°C到約550°C執行約2分鐘到約30分鐘。在一些實施例中，仍可使用軟蝕刻過程和/或高溫氧化過程來移除受損結構和/或改善溝槽型面，但是接著使用MW輻射而非是用MW輻射來替代。在這些實施例中，溝槽的Si表面在用MW輻射進行轉角圓化和損壞修復之前應為無氧的。此配置可以通過先使用氟化氫銨或HF進行乾式或溼式預清潔接著在真空下轉移到MW處理腔室中來實現。接著可在H2背景氣體中執行用MW輻射進行的Si損壞退火和溝槽型面優化，以進一步與溝槽中的殘餘氧反應且提供與溝槽中的矽損壞相耦合的H原 子。此處理使晶格中的Si原子能夠流動且使損壞退火能在較低溫度下執行。
因此，軟蝕刻過程和/或高溫氧化過程(預清潔過程)可與真空轉移到微波設備中相結合以隨後使用MW輻射進行Si損壞移除和溝槽型面優化。因此可在第一設備中對圖2中所說明的結構執行預清潔處理，且接著在真空下將所得結構轉移到第二設備，在第二設備中，可將MW輻射施加到所述結構以優化溝槽型面和/或改善受損材料。但是，在其它實施例中，可使用組合式的預清潔和微波退火設備。在這些實施例中，所述過程(和所使用的設備)可經配置，使得預清潔過程和麗輻射過程可在同一設備中執行。在這些配置中，此組合式設備可通過使用由預清潔設備(例如由應用材料公司(Applied Materials)或東京電子實驗室(Tokyo Electron Labs)製造的乾式氧化物蝕刻設備)修改成的任何第一腔室並將其與由能夠進行MW輻射的設備修改成的第二腔室進行耦合(使用在所述兩個腔室之間的負載鎖)來配置。或者，此組合式設備可通過使用將含襯底的晶片放置到乾式蝕刻腔室中的群集設備來配置。一旦乾式蝕刻完成，組合式設備便將晶片從所述腔室移除且接著將其放置到MW腔室中，所有操作均是在晶片維持在真空下時進行。因此，可優化溝槽型面且移除受損材料，而不需要具有兩個設備且不需要所述設備之間的轉移過程。 可用於此組合式設備中的微波部分的分批反應器的一個實例說明於圖4中。此分批反應器可獲得所需的溝槽型面，且可移除受損材料，同時可一次處理一個以上的晶片。分批反應器200含有由反應器壁210形成的反應器腔室205。分批反應器200含有用於將在沉積過程期間使用的氣體混合物的入口 215和出口 220。含Si的氣體、運載氣體和/或摻雜劑氣體可作為單一氣體組合引入到入口 215中或其可個別地引入。一旦MW輻射完成，所述氣體便經由出口 220離開。反應器200還含有石英基座板225。板225可與任何數目的晶片一起使用，所述數目受反應器的大小以及MW場均勻的區域的大小所限制。在一些配置中，在基座板225之間含有的晶片的數目可為從I到12個。在其它配置中，在基座板225之間含有的晶片的數目可為一個且使用多個基座板，其中每一組基座板之間具有一個晶片。在一些配置中，晶片225的任一側上的石英基座板均可充當微波反射器，和/或高度摻雜的含Si晶片可充當微波吸收器。這些配置允許反應器200將MW場聚焦到基座板中並穿過其上方的晶片。在其它配置中，可使用凸出或凹入配置(或其組合)的彎曲基座板來幫助獨立於所施加微波功率而在整個晶片上使微波場均勻。在一些配置中，在反應器200中可使用複合基座板。在這些配置中，基座板含有組合的吸收層和反射層，除了凹入的和/或凸出的基座板幾何形狀外也可使用所述吸收層和反射層來獨立於所施加的MW功率而將微波場聚焦於晶片處。一些複合基座板結構的實例包含Si中的SOI (絕緣體上矽)埋入層的堆疊，其可用氧在各種深度處進行植入以在Si晶片內產生所需的SiO2堆疊。反應器200還含有至少一個MW源230，其供應所需的MW能量。在一些配置中，反應器可含有4個到20個麗源。在圖4說明的配置中，麗源的數目為四個。麗源可定位於反應器周圍以將MW能量提供到腔室205中的所需位置，如圖4所示。反應器200可含有在半導體工業中的沉積反應器中使用的其它組件。舉例來說，反應器200可含有用於測量反應腔室205中的溫度的高溫計240。而且，分批反應器可含有壓力傳感器、氣流計量閥、危險氣體監視器和類似物。在其它配置中，使用低溫的MW處理所使用的分批反應器可為圖4所示的分批反應器200與圖5所示的分批反應器的組合或混
口 o分批反應器200可由對微波透明且還可保持真空的任何材料製成。舉例來說，如圖4中說明，反應器壁210可包括石英。當不需要此功能時，例如在入口 215和出口 220的外部部分中，反應器200的材料可由例如鋼等其它材料製成。在其中反應器腔室205包括石英的那些實施例中，其並不吸收MW輻射且因此將比晶片溫度低(即，約50°C )，從而使分批反應器200製造更便宜且操作更安全。在一些實施例中，在微波輻射過程期間可使用背景氣體來防止(或減少)氧氣或溼氣滲進晶粒。這些氣體的實例包含合成氣體，即H2/N2* H2或其組合。這些氣體可以足以獲得此結果的任何濃度存在，例如N2中約4%到約100%的H2。
一旦已優化溝槽型面和/或移除受損結構，便可執行額外的處理以完成UMOS半導體裝置。在一些裝置中，舉例來說，此額外的處理將包含在溝槽120的底部和側壁中形成柵極絕緣層125。柵極絕緣層可為在半導體裝置中使用的任何電介質材料。這些電介質材料的實例包含氧化矽、氮化矽、氮氧化矽、氧化鉿(HfO2)及其組合。在一些實施例中，柵極絕緣層125可由高質量氧化矽材料(或柵極氧化物)製成。可通過在溝槽120的側壁和底部上產生層的任何工藝來形成柵極絕緣層125。在一些實施例中，可通過沉積所需電介質材料直到其溢出溝槽120為止來形成柵極絕緣層125。在此沉積期間，可將所沉積電介質材料的厚度調整為任何所需厚度。可使用可在溝槽內形成高度保形的階梯覆蓋的任何已知沉積工藝來沉積電介質材料。此些沉積工藝的實例包含化學氣相沉積(CVD)工藝，例如SACVD (低於大氣壓CVD)或高密度等離子氧化物(HDP)或原子層沉積(ALD)工藝。如果需要，可使用回流工藝來回流所沉積的電介質材料，從而幫助減少電介質材料內的空穴或缺陷。在已將電介質材料沉積到所需厚度之後，可使用回蝕工藝來移除過量的絕緣材料且形成柵極絕緣層125，如圖3所示。在其中柵極絕緣層125包括柵極氧化物層的實施例中，還可通過在含有氧化物的氣氛中氧化外延層110直到在溝槽120的側壁和底部中已生長所需厚度的氧化物層為止來形成柵極氧化物層125。在這些實施例中，可執行氧化過程直到柵極氧化物層125的厚度可在約60人到糹^)0 L的範圍內為止。可在槽結構120中形成柵極導體130(或柵極130)。在一些實施例中，柵極導體130可通過在溝槽120中和溝槽120上方沉積所需導電性材料117 (例如經摻雜或未經摻雜的多晶矽)來形成，如圖6所示。隨後，可使用任何工藝，包含回蝕工藝，來移除導電性層117的上部部分。移除過程的結果還移除了溝槽側壁的上部部分上的柵極絕緣層125，從而留下柵極130，其上覆形成於溝槽120的底部上的柵極絕緣層125以及夾在保留於溝槽側壁的下部部分上的柵極絕緣層125之間，如圖7所示。隨後可使用此項技術中已知的任何工藝來完成溝槽MOSFET結構。在一些實施例中，可在外延層110的上部部分中形成p區245，如圖7所示。所述p區可使用此項技術中已知的任何工藝來形成。在一些實施例中，P區的區域245可通過在外延層110的上表面中植入P型摻雜劑且隨後使用任何已知工藝向內驅入摻雜劑來形成。接著，可在外延層110的暴露上表面上形成接觸區235。接觸區235可使用此項技術中已知的任何工藝來形成。在一些實施例中，接觸區235可通過在外延層110的上表面中植入n型摻雜劑且隨後使用任何已知工藝向內驅入摻雜劑來形成。圖8中說明在形成接觸區235之後的所得結構。隨後，用上覆的絕緣層覆蓋柵極130的上表面。上覆的絕緣層可為此項技術中已知的任何絕緣材料。在一些實施例中，上覆的絕緣層包括含有B和/或P的任何電介質材料，包含BPSG、PSG或BSG材料。在一些實施例中，可使用任何CVD工藝直到獲得所需厚度為止來沉積上覆的絕緣層。CVD工藝的實例包含PECVD、APCVD, SACVD, LPCVD, HDPCVD或其組合。當在上覆的絕緣層中使用BPSG、PSG或BSG材料時，可對其進行回流。隨後，移除上覆的絕緣層的一部分以留下絕緣罩265。在圖8中描繪的實施例中，可使用在除了柵極130之外的位置中移除材料的任何已知的掩模和蝕刻程序來移除上覆的絕緣層。因此，在柵極130上形成絕緣罩265。可使用任何回蝕或平面化工藝來移除過多量的上覆的絕緣層。接著，如圖9中描繪，可蝕刻接觸區235和p區245以形成嵌入區275。嵌入區275可使用任何已知的遮蔽和蝕刻工藝直到達到所需深度(進入P區245)來形成。接著，如圖6所示，可在絕緣罩265和接觸區235的上部部分上沉積源極層(或區)270。源極層270可包括此項技術中已知的任何導電性和/或半導電性材料，包含任何金屬、矽化物、多晶矽或其組合。源極層270可通過任何已知的沉積工藝來沉積，包含化學氣相沉積工藝(CVD、PECVD、LPCVD)或使用所需金屬作為濺鍍目標的濺鍍工藝。源極層260也將填入嵌入區275中。在已形成源極層270之後(或之前)，可使用此項技術中已知的任何工藝在襯底105的背側上形成漏極280。在一些實施例中，可使用此項技術中已知的任何工藝，包含研磨、拋光或蝕刻工藝，通過使襯底105的背側變薄來在背側上形成漏極280。隨後，可如此項技術中已知，在襯底105的背側上沉積導電層，直到形成漏極的導電層的所需厚度為止，如圖9所示。在其它實施例中，MW輻射可在已通過溼式蝕刻過程形成溝槽結構之後施加於溝槽結構。溼式蝕刻過程有時候在溝槽結構上留下材料殘餘物。這些殘餘物可以使用本文描述的MW輻射過程來移除。在一些配置中，MW輻射可在範圍高達約600°C的溫度下在存在或不存在H2和/或N2背景氣體的情況下執行。對UMOS半導體裝置的受損溝槽結構的MW輻射可提供若干合意的特徵。首先，MW加熱可修復受損溝槽結構且改善溝槽型面，進而增強UMOS裝置的電性能。其次，由於未對溝槽使用補充的軟蝕刻過程，因此MW加熱不會消耗UMOS裝置的溝道區中的任何Si材料。第三，MW輻射可在低溫下執行，進而避免或減少使用高溫處理可能伴隨有的Si滑動以及任何不希望的摻雜劑擴散或自動摻雜。第四，低溫下的MW輻射避免了使用擴散勢壘來控制外延層中的摻雜劑分布的需要。還存在通過使用本文描述的過程帶來的安全性改善。對於H2或H2/N2混合物在小於約600°C的溫度下的處理提供了稀釋H2氣體的能力。低於600°C的低溫處理的另一特徵是Si氮化反應不會在這些溫度下發生，從而允許使用合成氣體(即，N2中3-5%的H2)。而且與在900°C的溫度下使用H2的某些常規過程相比，在低於550°C的溫度下使用H2與MW輻射的組合提供了安全性和成本優點。應了解，本文提供的所有材料類型都是僅用於說明性目的。因此，雖然特定摻雜劑是針對n型和p型摻雜劑的名稱，但在半導體裝置中可使用任何其它已知的n型和p型摻雜劑(或這些摻雜劑的組合)。而且，雖然參考特定類型的導電性(P或N)來描述本發明的裝置，但通過適當的修改，所述裝置可以相同的類型的摻雜劑的組合來配置，或可以相反類型的導電性(分別為N或P)來配置。本申請案還涉及通過如下過程形成於半導體襯底中的溝槽提供半導體襯底；使用乾式蝕刻過程在襯底中形成溝槽；以及在低溫下使用微波輻射所述溝槽。本申請案還涉及通過如下過程製作的UMOS半導體裝置，所述過程包括提供半導體襯底；使用乾式蝕刻過程在襯底中形成溝槽；在低溫下使用微波輻射所述溝槽；在所述溝槽中形成絕緣層；在絕緣層上形成柵極；在柵極上方形成絕緣罩；以及形成源極和漏極。除了任何先前指示的修改外，在不脫離本發明的精神和範圍的情況下，所屬領域的技術人員可設想許多其它變形和替代布置，且所附權利要求書既定涵蓋這些修改和布置。因此，雖然上文已結合當前被視為最實際且優選的方面來特定且詳細地描述了信息，但所屬領域的技術人員將了解，在不脫離本文陳述的原理和概念的情況下可做出許多修改，包含但不限於形狀、功能、操作方式和用途。而且，如本文使用，實例意在僅為說明性的，且不應解釋為以任何方式進行限制。
權利要求
1.一種用於在半導體襯底中製作溝槽的方法，其包括 提供半導體襯底； 使用溼式或乾式蝕刻過程在所述襯底中形成溝槽；以及 在低溫下使用微波輻射所述溝槽。
2.根據權利要求1所述的方法，其中所述輻射是在小於約800°C的溫度下執行。
3.根據權利要求1所述的方法，其中所述輻射是在從約200°C到約800°C的範圍內的溫度下執行。
4.根據權利要求1所述的方法，其中所述輻射是在從約400°C到約550°C的範圍內的溫度下執行。
5.根據權利要求1所述的方法,其中所述輻射執行多達約120分鐘。
6.根據權利要求1所述的方法，其中所述輻射執行約2分鐘到約60分鐘。
7.根據權利要求1所述的方法，其中所述半導體襯底包括Si或SiGe。
8.根據權利要求7所述的方法，其中所述微波輻射使所述襯底中的Si或SiGe原子重新對準，且對在所述乾式蝕刻過程之後存在的缺陷進行退火消除。
9.根據權利要求7所述的方法，其中所述微波輻射吸收在所述乾式蝕刻過程中使用的保留在所述溝槽結構的晶格中的原子或離子。
10.根據權利要求1所述的方法，其進ー步包括在所述溝槽中形成MOSFET裝置的柵極。
11.一種用於製作UMOS半導體裝置的方法，其包括 提供半導體襯底； 使用溼式或乾式蝕刻過程在所述襯底中形成溝槽； 在低溫下使用微波輻射所述溝槽； 在所述溝槽中形成絕緣層； 在所述絕緣層上形成柵極； 在所述柵極上方形成絕緣罩；以及 形成源極和漏扱。
12.根據權利要求11所述的方法，其中所述輻射是在小於約800°C的溫度下執行。
13.根據權利要求11所述的方法，其中所述輻射是在從約200°C到約800°C的範圍內的溫度下執行。
14.根據權利要求11所述的方法，其中所述輻射是在從約400°C到約550°C的範圍內的溫度下執行。
15.根據權利要求11所述的方法,其中所述輻射執行多達約120分鐘。
16.根據權利要求11所述的方法，其中所述輻射執行約2分鐘到約60分鐘。
17.根據權利要求11所述的方法，其中所述半導體襯底包括Si或SiGe。
18.根據權利要求17所述的方法，其中所述微波輻射使所述襯底中的Si或SiGe原子重新對準，且對在所述乾式蝕刻過程之後存在的缺陷進行退火消除。
19.根據權利要求17所述的方法，其中所述微波輻射吸收在所述乾式蝕刻過程中使用的保留在所述溝槽結構的晶格中的原子或離子。
20.一種用於在半導體襯底中製作溝槽的方法，其包括 提供含有Si或SiGe的半導體襯底；使用溼式或乾式蝕刻過程在所述襯底中形成溝槽；以及 在小於約800°C的溫度下使用微波輻射所述溝槽； 其中所述微波輻射使所述襯底中的Si或SiGe原子重新對準，且對在所述乾式蝕刻過程之後存在的缺陷進行退火消除，且其中所述微波輻射吸收在所述乾式蝕刻過程中使用的保留在所述溝槽結構的晶格中的原子或離子。
全文摘要
本申請案涉及使用微波進行的U-MOS溝槽型面優化和蝕刻損傷移除。本發明描述半導體裝置和用於製作這些裝置的方法。UMOS(U形MOSFET)半導體裝置可通過如下方式形成提供半導體襯底；使用溼式或乾式蝕刻過程在所述襯底中形成溝槽；以及隨後在低溫下使用微波MW輻射所述溝槽結構。MW輻射過程改善了所述溝槽的型面且修復由所述乾式蝕刻過程引起的對所述溝槽結構的損傷。所述微波輻射可有助於使所述半導體襯底中的Si或SiGe原子重新對準，且對在所述乾式蝕刻過程之後存在的缺陷進行退火消除。而且，所述微波輻射可吸收在所述乾式蝕刻過程中使用的保留在所述溝槽結構的晶格中的原子或離子。還描述其它實施例。
文檔編號H01L21/336GK103000503SQ201210246418
公開日2013年3月27日 申請日期2012年7月16日 優先權日2011年7月14日
發明者羅伯特·J·珀特爾 申請人:飛兆半導體公司