一種適用於可編程存儲器的遞進式解碼器的製作方法

2023-10-08 07:25:24

專利名稱：一種適用於可編程存儲器的遞進式解碼器的製作方法
技術領域：
本發明涉及可編程存儲器技術領域，是一種適用於可編程存儲器的遞進式解碼
O
背景技術：
嵌入式存儲器由於可以增加系統的集成度、提高時鐘頻率、減少I/O管腳數量而成為系統晶片中的一個重要組成部分。近年來，嵌入式存儲器在系統晶片中所佔的比重越來越大，預計到2011年，存儲器的面積將佔到整個SOC晶片面積的90%。長期以來，存儲器系統設計者主要強調性能、面積和功耗這些指標。然而市場和應用的需求逐漸表明，存儲器可配置的靈活性和上述這些指標是同等重要的。對存儲器編程配置靈活性的研究是目前嵌入式存儲器研究的一個重要方向。本發明提出的嵌入式可編程存儲器就是一種典型的可配置存儲器，它可以通過編程配置實現不同的功能。與其它嵌入式存儲器相比，嵌入式可編程存儲器具有以下幾個方面的特點(1)可通過編程配置實現不同的存儲形式嵌入式可編程存儲器通過編程配置可以實現RAM、R0M、Shift Register和FIFO等不同形式的存儲功能以滿足用戶對不同形式存儲器的需求。(2)可通過編程配置實現不同的工作模式嵌入式可編程存儲器通過編程配置可以實現不同的工作模式，包括埠模式(單埠模式、雙埠模式)和時鐘模式(單時鐘模式、讀寫時鐘模式、輸入輸出時鐘模式和獨立時鐘模式)。(3)可通過編程配置實現對輸入輸出信號的控制通過編程配置可實現對輸入輸出信號的控制，包括輸入輸出信號的寄存和清零實現；字節使能的實現；字寬的配置等。通過對輸入輸出信號的寄存和清零控制，例如將嵌入式可編程存儲器配置成同步輸出或異步輸出的模式，可以提高嵌入式可編程存儲器對輸入輸出寄存器控制的靈活性。嵌入式可編程存儲器還能夠實現不同字寬的配置，比如可將埠數據的字寬配置成1位、2位、4位、8位、16位和32位等，同時它還能通過字節使能實現對寫入的數據進行部分屏蔽。字寬可配置是嵌入式可編程存儲器編程配置靈活性的一個重要方面。在商用嵌入式可編程存儲器中，一個最大字寬為32位的存儲器，它的字寬通常可被配置成1、2、4、8、 16和32等幾種模式。對於雙埠存儲器，它的兩個埠還能被配置成不同的字寬，這稱為混合字寬配置。這些字寬的可配置功能使嵌入式可編程存儲器能夠滿足不同存儲粒度的應用，從而極大提高了嵌入式可編程存儲器的靈活性和利用率。傳統的字寬可配置電路需根據字寬的配置模式來選擇相應的解碼器和字寬地址。 對應於最大字寬為32位的存儲器。當其選擇字寬為1時，就需要選擇5位的地址線和5-32 的解碼器，同理，當其選擇字寬為2時，就需選擇高4位的地址線和4-16的解碼器，其他字寬可同理類推。因此，當有5種字寬配置時，傳統的字寬配置電路需要5個不同的解碼器來實現，不僅版圖面積增加，而且互連線複雜，給後端的版圖工作提出了更高的要求。

發明內容
本發明的目的是公開一種適用於可編程存儲器的遞進式解碼器，充分利用每一級解碼的輸出，遞進式解碼器輸出分級的解碼結果，經過字寬配置模塊輸出到不同的開關控制單元，完成可編程的解碼輸出。本發明解碼器的字寬配置模塊，完成可配置字寬的解碼功能，減少了版圖面積和連線複雜度。為達到上述目的，本發明的技術解決方案是一種適用於可編程存儲器的遞進式解碼器，包括解碼模塊、控制模塊和配置模塊； 其解碼模塊包括反相器，旁路反相器和串聯與門；反相器為一普通反相器；旁路反相器有一個輸入兩個輸出，其中一個輸出為普通反相器的輸出為D，另一個輸出和輸入相連為E ； 串聯與門有三個輸入兩個輸出，第一級與門的兩個輸入為兩個地址輸入，其輸出為地址輸出D，第二級與門的一個輸入為第一級的地址輸出，另一個輸入為模式輸入，其輸出為控制輸出E ；控制模塊包括多個傳輸門兩個輸入一個輸出，控制輸入連接NMOS電晶體的柵極，同時連接一個普通反相器的輸入，反相器的輸出連接PMOS電晶體的柵極，信號輸入連接NMOS電晶體和PMOS電晶體的源極，信號輸出連接NMOS電晶體和PMOS電晶體的漏極；配置模塊包括三級串聯或門、兩級串聯或門、一級串聯或門和普通反相器；三級串聯或門有四個輸入和四個輸出，兩個一級輸入連接一級的兩輸入或門，其中一個一級輸出連接到一級輸出，一級兩輸入或門的輸出連接二級兩輸入或門的一個輸入同時連接到二級輸出，另一個輸入為二級輸入，二級兩輸入或門的輸出連接到三級兩輸入或門的一個輸入端，同時連接到三級輸出，另一個輸入為三級輸入，三級兩輸入或門的輸出為四級輸出；二級和一級串聯或門的連接結構和三級串聯或門連接結構相同；解碼模塊、配置模塊和控制模塊的連接如下解碼模塊的輸出EO連接配置模塊的EiO埠 ；解碼模塊的輸出E1連接配置模塊的Eil埠 ；解碼模塊的輸出E2連接配置模塊的Ei2埠 ；解碼模塊的輸出E3連接配置模塊的Ei3埠；配置模塊的輸出EoO連接控制模塊的EO埠；配置模塊的輸出Eol連接控制模塊的E1埠；配置模塊的輸出Eo2連接控制模塊的E2埠；配置模塊的輸出Eo3連接控制模塊的E3埠。所述的可編程存儲器的遞進式解碼器，其所述解碼模塊的具體電路如下M[3]連接到旁路反相器的輸入端，旁路反相器的輸出D連接第一級兩個串聯與門的一個地址輸入端，控制輸出端E為EO ；A[2]連接到第一級第一個串聯與門的另一個地址輸入端，同時A[2]經過普通反相器連接第一級第二個串聯與門的另一個地址輸入端，M[2]連接第一級兩個串聯與門的模式輸入端，第一級第一個串聯與門的控制輸出端E為E1，第一級第二個串聯與門的控制輸出端E為E1 ；
5
A[l]連接到第二級第一個和第三個串聯與門的一個地址輸入端，同時A[l]經過普通反相器連接第二級第二個和第四個串聯與門的一個地址輸入端，第一級第一個串聯與門的地址輸出端連接第二級第一個和第二個串聯與門的另一個地址輸入端，第一級第二個串聯與門的地址輸出端連接第二級第三個和第四個串聯與門的另一個地址輸入端，M[l] 連接第二級的四個串聯與門的模式輸入端，第二級的四個串聯與門的控制輸出端E分別為 E2, E2, E2, E2 ；A
連接第三級第一個、第三個、第五個和第七個串聯與門的一個地址輸入端，同時A
經過普通反相器連接第三極第二個、第四個、第六個和第八個串聯與門的一個地址輸入端；第二級的第一個串聯與門的地址輸出端連接第三極第一個和第二個串聯與門的另一個地址輸入端，第二級的第二個串聯與門的地址輸出端連接第三極第三個和第四個串聯與門的另一個地址輸入端，第二級的第三個串聯與門的地址輸出端連接第三極第五個和第六個串聯與門的另一個地址輸入端，第二級的第四個串聯與門的地址輸出端連接第三極第六個和第七個串聯與門的另一個地址輸入端，M
連接第三級的八個串聯與門的模式輸入端，第三級的八個串聯與門的控制輸出端E分別為E3，E3, E3, E3, E3, E3, E3,E3。所述的可編程存儲器的遞進式解碼器，其所述配置模塊的字寬配置流程為A)模式M
為1位字寬，M[l]為2位字寬，M[2]為4位字寬，M[3]為8位字寬；B)當細]為 1，M[1]、M[2]、M[3]全為 0 時，解碼器中的 E0，E1，E2 全為0，而E3則根據相應的地址A[2:0]選擇相應的8位地址線的其中一個，來實現1位字寬的功能；C)當 M[l]為 1，MW]、M[2]、M[3]全為 0 時，解碼器中的 E0，E1，E3 全為0，而E2則根據相應的地址A[2 1]選擇相應的4位地址線的其中一個，來實現2位字寬的功能；D)當 M[2]為 1，MW]、M[1]、M[3]全為 0 時，解碼器中的 E0，E2，E3 全為0，而E1則根據相應的地址A[2]選擇相應的2位地址線的其中一個，來實現4位字寬的功能；E)當M[3]為 1，MW]、M[1]、M[2]全為 0 時，解碼器中的 E1，E2，E3 全為0，而EO則為1，來實現8位字寬的功能。本發明的可編程存儲器的遞進式解碼器，不受電路的具體實施方法的限制和電路所採用的邏輯形式的限制，電路結構簡單，使用方便。


圖1是常規的可編程字寬配置示意圖；圖2A是常規的可編程連接開關控制邏輯原理圖；圖2B是常規的2輸入、4輸入和8輸入與門示意圖；圖2C是常規的單元MO中三個串聯的與門示意圖；圖3A是本發明的一種適用於可編程存儲器的遞進式解碼器結構示意圖；圖;3B是1個與門和2個串聯的與門示意圖；圖4A是本發明中的可配置字寬的開關控制模塊結構原理圖4B是傳輸門示意圖；圖4C是實現8位字寬功能示意圖；圖4D是實現4位字寬功能示意圖；圖4E是實現2位字寬功能示意圖；圖4F是實現1位字寬功能示意圖；圖5是本發明提出的可編程配置結構原理圖；圖6是本發明提出的遞進式解碼器的整體原理圖。
具體實施例方式參見附圖，本發明的一種適用於可編程存儲器的遞進式解碼器，包括解碼模塊 (圖3A、圖3B)、控制模塊(圖4A、圖4B、圖4C、圖4D、圖4E、圖4F)和配置模塊(圖5)；其特徵在於，解碼模塊包含反相器，旁路反相器和串聯與門；其具體特徵為反相器為一普通反相器；旁路反相器有一個輸入兩個輸出，其中一個輸出為普通反相器的輸出為D，另一個輸出和輸入相連為E ；串聯與門有三個輸入兩個輸出，第一級與門的兩個輸入為兩個地址輸入， 其輸出為地址輸出D，第二級與門的一個輸入為第一級的地址輸出，另一個輸入為模式輸入，其輸出為控制輸出E ；控制模塊包含多個傳輸門，其具體特徵為兩個輸入一個輸出，控制輸入連接NMOS電晶體的柵極，同時連接一個普通反相器的輸入，反相器的輸出連接PMOS 電晶體的柵極，信號輸入連接NMOS電晶體和PMOS電晶體的源極，信號輸出連接NMOS電晶體和PMOS電晶體的漏極；配置模塊包含三級串聯或門、兩級串聯或門、一級串聯或門和普通反相器，其具體特徵在於，三級串聯或門有四個輸入和四個輸出。兩個一級輸入連接一級的兩輸入或門，其中一個一級輸出連接到一級輸出，一級兩輸入或門的輸出連接二級兩輸入或門的一個輸入同時連接到二級輸出，另一個輸入為二級輸入，二級兩輸入或門的輸出連接到三級兩輸入或門的一個輸入端，同時連接到三級輸出，另一個輸入為三級輸入，三級兩輸入或門的輸出為四級輸出。二級和一級串聯或門的連接結構和三級串聯或門連接結構類似，其具體排布如圖5所示。M[3]連接到旁路反相器的輸入端，旁路反相器的輸出D連接第一級兩個串聯與門的一個地址輸入端，控制輸出端E為EO ；A[2]連接到第一級第一個串聯與門的另一個地址輸入端，同時A[2]經過普通反相器連接第一級第二個串聯與門的另一個地址輸入端，M[2]連接第一級兩個串聯與門的模式輸入端，第一級第一個串聯與門的控制輸出端E為E1，第一級第二個串聯與門的控制輸出端E為E1 ；A[l]連接到第二級第一個和第三個串聯與門的一個地址輸入端，同時A[l]經過普通反相器連接第二級第二個和第四個串聯與門的一個地址輸入端，第一級第一個串聯與門的地址輸出端連接第二級第一個和第二個串聯與門的另一個地址輸入端，第一級第二個串聯與門的地址輸出端連接第二級第三個和第四個串聯與門的另一個地址輸入端，M[l] 連接第二級的四個串聯與門的模式輸入端，第二級的四個串聯與門的控制輸出端E分別為 E2, E2, E2, E2 ；A
連接第三級第一個、第三個、第五個和第七個串聯與門的一個地址輸入端，同時A
經過普通反相器連接第三極第二個、第四個、第六個和第八個串聯與門的一個地址輸入端。第二級的第一個串聯與門的地址輸出端連接第三極第一個和第二個串聯與門的另一個地址輸入端，第二級的第二個串聯與門的地址輸出端連接第三極第三個和第四個串聯與門的另一個地址輸入端，第二級的第三個串聯與門的地址輸出端連接第三極第五個和第六個串聯與門的另一個地址輸入端，第二級的第四個串聯與門的地址輸出端連接第三極第六個和第七個串聯與門的另一個地址輸入端，M
連接第三級的八個串聯與門的模式輸入端，第三級的八個串聯與門的控制輸出端E分別為E3，E3, E3, E3, E3, E3, E3, E3 ；解碼模塊、配置模塊和控制模塊的具體連接關係如下解碼模塊的輸出EO連接配置模塊的EiO埠 ；解碼模塊的輸出E1連接配置模塊的Eil埠 ；解碼模塊的輸出E2連接配置模塊的Ei2埠 ；解碼模塊的輸出E3連接配置模塊的Ei3埠；配置模塊的輸出EoO連接控制模塊的EO埠；配置模塊的輸出Eol連接控制模塊的E1埠；配置模塊的輸出Eo2連接控制模塊的E2埠；配置模塊的輸出Eo3連接控制模塊的E3埠；圖3為本發明提出的遞進式解碼結構，模式M
為1位字寬，M[l]為2位字寬， M[2]為4位字寬，M[3]為8位字寬。當M
為 1 時，M[1]、M[2]、M[3]全為 0，此時圖 3A 中的 E0，E1，E2 全為0，而E3則根據相應的地址A[2:0]選擇相應的8位地址線的其中一個，來實現1位字寬的功能。當M[l]為 1 時，MW]、M[2]、M[3]全為 0 時，此時圖 3A 中的 E0，E1，E3 全為0，而E2則根據相應的地址A[2 1]選擇相應的4位地址線的其中一個，來實現2 位字寬的功能。當M[2]為 1 時庫]、M[1]、M[3]全為 0 時，此時圖 3A 中的 E0，E2，E3 全為0，而E1則根據相應的地址A[2]選擇相應的2位地址線的其中一個，來實現4位字寬的功能。當M[3]為 1 時，M
,M[1],M[2]全為 0 時，此時圖 3A 中的 E1, E2， E3全為0，而EO則為1，來實現8位字寬的功能。為了幫助更好地理解本發明，下面將參考附圖舉例描述本發明的具體實施方案。 為更簡潔的說明本發明，附圖採用8位字寬配置結構加以說明。圖1為常規的可編程字寬配置結構，其中兩個數據接口為數據輸入和輸出。地址線address [2:0]確定選中哪個地址，字寬配置模式widthmode [1 0]確定數據的字寬，00為 1位字寬、01為2位字寬、10為4位字寬、11為8位字寬。針對傳統的字寬配置電路，如圖1所示，該結構採用多個解碼器來實現。針對不同的配置要求，結構啟用相應的解碼器。同時，不同的解碼器的輸出分別連接到相應的存儲位上。如一個最大字寬為32位的存儲器，1位字寬時，需選用5-32解碼器，其32位輸出連接到存儲器的32位，以確定那一位的存儲單元被選中。當為2位字寬時，需選擇4-16解碼器， 其16位輸出和存儲器32位存儲位的2個一組相連接。
圖2為常規的連接開關控制邏輯原理圖，在圖2B中，單元210、220、230分別為2 輸入、4輸入和8輸入的與門，由字寬配置模式來決定哪一個地址解碼的輸出傳遞到數據開關模塊。在圖2C中，單元240包含三個串聯的與門，傳輸選中的地址信號。圖3A、B為本發明提出的遞進式解碼器，模式M
、M[1]、M[2]由widthmode [1 0] 選中。其中M
由00選中，為1位字寬，M[l]由01選中，為2位字寬，M[2]由10選中，為 4位字寬，M[3]由11選中，為8位字寬。當細]為1 時，M[1]、M[2]、M[3]全為 0，此時圖 3A 中的 E0，E1，E2 全為0，而E3則根據相應的地址A[2:0]選擇相應的8位地址線的其中一個，來實現1位字寬的功能。當M[l]為 1 時，MW]、M[2]、M[3]全為 0 時，此時圖 3A 中的 E0，E1，E3 全為0，而E2則根據相應的地址A[2 1]選擇相應的4位地址線的其中一個，來實現2 位字寬的功能。當M[2]為 1 時庫]、M[1]、M[3]全為 0 時，此時圖 3A 中的 E0，E2，E3 全為0，而E1則根據相應的地址A[2]選擇相應的2位地址線的其中一個，來實現4位字寬的功能。當M[3]為 1 時，M
,M[1],M[2]全為 0 時，此時圖 3A 中的 E1, E2， E3全為0，而EO則為1，來實現8位字寬的功能。在圖;3B中，分別為1個與門和2個串聯的與門，通過它們實現字節的使能功能。圖4A為可配置字寬的控制模塊原理圖，圖4B為傳輸門，控制數據的傳輸。假設EO 為1，EKl :0>，E2, E3都為0，則其經過解碼配置模塊(圖5)後，EoO, Eol, Eo2，Eo3為1，其餘輸出埠為0。其輸出連接到開關控制模塊，可以看到，E0，E1， E2，E3為1，其餘控制埠為0，則可打開相應的8個傳輸門(如圖4C所表示)，實現 8位字寬功能。假設E1為1，E0，E1，E2，E3都為0，則其經過解碼配置模塊(圖 5)後，Eol，EO2，EO3為1，其餘輸出埠為0。其輸出連接到開關控制模塊，可以看到，E1, E2, E3為1，其餘控制埠為0，則可打開相應的4個傳輸門(如圖4D 所表示)，實現4位字寬功能。假設E2 為 1，E0，E1，E2, E2, E3 都為 0，則其經過解碼配置模塊(圖5)後，Eo2，Eo3為1，其餘輸出埠為0。其輸出連接到開關控制模塊可以看到，E2, E3為1，其餘控制埠為0，則可打開相應的2個傳輸門(如圖4E所表示)，實現2位字寬功能。假設E3為1，E0，E1，E2, E3都為0，則其經過解碼配置模塊 (圖5)後，Eo3為1，其餘輸出埠為0。其輸出連接到開關控制模塊可以看到，E3為 1，其餘控制埠為0，則可打開相應的1個傳輸門(如圖4F所表示)，實現1位字寬功能。圖6展示了本發明所提出的可編程遞進式解碼器的整體原理示意圖。整體的輸入埠有可編程模式輸入端M [1:0]，和地址輸入端A [2:0]。可編程模式輸入端M [1:0]確定4 種可編程輸入模式，其字寬分別為1，2，4，8。當字寬為1時，地址輸入端A[2:0]全部有效， 產生8個輸出信號，每個信號連接1個數據端。當字寬為2時，地址輸入端A[2:l]有效，產生4個輸出信號，每個信號連接2個數據端。當字寬4時，地址輸入端A[2]有效，產生2個輸出信號，每個信號連接4個數據端。當字寬為8時，地址輸入端失效，產生1個輸出信號， 每個信號連接8個數據端。 本發明不受電路的具體實施方法的限制和電路所採用的邏輯形式的限制。
權利要求
1.一種適用於可編程存儲器的遞進式解碼器，包括解碼模塊、控制模塊和配置模塊； 其特徵在於，解碼模塊包括反相器，旁路反相器和串聯與門；反相器為一普通反相器；旁路反相器有一個輸入兩個輸出，其中一個輸出為普通反相器的輸出為D，另一個輸出和輸入相連為E ；串聯與門有三個輸入兩個輸出，第一級與門的兩個輸入為兩個地址輸入，其輸出為地址輸出D，第二級與門的一個輸入為第一級的地址輸出，另一個輸入為模式輸入，其輸出為控制輸出E ；控制模塊包括多個傳輸門兩個輸入一個輸出，控制輸入連接NMOS電晶體的柵極，同時連接一個普通反相器的輸入，反相器的輸出連接PMOS電晶體的柵極，信號輸入連接NMOS 電晶體和PMOS電晶體的源極，信號輸出連接NMOS電晶體和PMOS電晶體的漏極；配置模塊包括三級串聯或門、兩級串聯或門、一級串聯或門和普通反相器；三級串聯或門有四個輸入和四個輸出，兩個一級輸入連接一級的兩輸入或門，其中一個一級輸出連接到一級輸出，一級兩輸入或門的輸出連接二級兩輸入或門的一個輸入同時連接到二級輸出，另一個輸入為二級輸入，二級兩輸入或門的輸出連接到三級兩輸入或門的一個輸入端， 同時連接到三級輸出，另一個輸入為三級輸入，三級兩輸入或門的輸出為四級輸出；二級和一級串聯或門的連接結構和三級串聯或門連接結構相同； 解碼模塊、配置模塊和控制模塊的連接如下 解碼模塊的輸出EO連接配置模塊的EiO埠 ； 解碼模塊的輸出E1連接配置模塊的Eil埠 ； 解碼模塊的輸出E2連接配置模塊的Ei2埠 ； 解碼模塊的輸出E3連接配置模塊的Ei3埠 ； 配置模塊的輸出EoO連接控制模塊的EO埠； 配置模塊的輸出Eol連接控制模塊的E1埠 ； 配置模塊的輸出Eo2連接控制模塊的E2埠 ； 配置模塊的輸出Eo3連接控制模塊的E3埠。
2.如權利要求1所述的可編程存儲器的遞進式解碼器，其特徵在於，所述解碼模塊的具體電路如下M[3]連接到旁路反相器的輸入端，旁路反相器的輸出D連接第一級兩個串聯與門的一個地址輸入端，控制輸出端E為EO ；A[2]連接到第一級第一個串聯與門的另一個地址輸入端，同時A[2]經過普通反相器連接第一級第二個串聯與門的另一個地址輸入端，M[2]連接第一級兩個串聯與門的模式輸入端，第一級第一個串聯與門的控制輸出端E為E1，第一級第二個串聯與門的控制輸出端E 為 E1 ；A[l]連接到第二級第一個和第三個串聯與門的一個地址輸入端，同時A[l]經過普通反相器連接第二級第二個和第四個串聯與門的一個地址輸入端，第一級第一個串聯與門的地址輸出端連接第二級第一個和第二個串聯與門的另一個地址輸入端，第一級第二個串聯與門的地址輸出端連接第二級第三個和第四個串聯與門的另一個地址輸入端，M[l]連接第二級的四個串聯與門的模式輸入端，第二級的四個串聯與門的控制輸出端E分別為E2， E2, E2,E2 ；A
連接第三級第一個、第三個、第五個和第七個串聯與門的一個地址輸入端，同時A
經過普通反相器連接第三極第二個、第四個、第六個和第八個串聯與門的一個地址輸入端；第二級的第一個串聯與門的地址輸出端連接第三極第一個和第二個串聯與門的另一個地址輸入端，第二級的第二個串聯與門的地址輸出端連接第三極第三個和第四個串聯與門的另一個地址輸入端，第二級的第三個串聯與門的地址輸出端連接第三極第五個和第六個串聯與門的另一個地址輸入端，第二級的第四個串聯與門的地址輸出端連接第三極第六個和第七個串聯與門的另一個地址輸入端，M
連接第三級的八個串聯與門的模式輸入端，第三級的八個串聯與門的控制輸出端E分別為E3，E3, E3, E3, E3, E3, E3,E3。
3.如權利要求1所述的可編程存儲器的遞進式解碼器，其特徵在於，所述配置模塊的字寬配置流程為A)模式M
為1位字寬，M[l]為2位字寬，M[2]為4位字寬，M[3]為8位字寬；B)當_為 1，M[1]、M[2]、M[3]全為 0 時，解碼器中的 E0，E1，E2 全為 0， 而E3則根據相應的地址A[2:0]選擇相應的8位地址線的其中一個，來實現1位字寬的功能；C)當M[l]為 1，MW]、M[2]、M[3]全為 0 時，解碼器中的 E0，E1，E3 全為 0， 而E2則根據相應的地址A [2:1]選擇相應的4位地址線的其中一個，來實現2位字寬的功能；D)當M[2]為 1，MW]、M[1]、M[3]全為 0 時，解碼器中的 E0，E2，E3 全為 0， 而E1則根據相應的地址A[2]選擇相應的2位地址線的其中一個，來實現4位字寬的功能；E)當M[3]為 1，MW]、M[1]、M[2]全為 0 時，解碼器中的 E1，E2，E3 全為0，而EO則為1，來實現8位字寬的功能。
全文摘要
本發明公開了一種適用於可編程存儲器的遞進式解碼器，涉及可編程存儲器技術，包括解碼模塊、控制模塊和配置模塊；充分利用每一級解碼的輸出，輸出分級的解碼結果，經過字寬配置模塊輸出到不同的開關控制單元，完成可編程的解碼輸出。本發明解碼器的字寬配置模塊，完成可配置字寬的解碼功能，減少了版圖面積和連線複雜度。而且不受電路的具體實施方法和電路所採用的邏輯形式的限制，電路結構簡單，使用方便。
文檔編號G11C16/10GK102568581SQ20101059496
公開日2012年7月11日 申請日期2010年12月20日 優先權日2010年12月20日
發明者楊海鋼, 秋小強 申請人:中國科學院電子學研究所