移位寄存器的製作方法
2023-10-08 21:46:14
專利名稱：移位寄存器的製作方法
技術領域：
本發明涉及液晶顯示器的驅動電路，尤其涉及採用非晶矽薄膜電晶體的移位寄存器。
背景技術：
通常，作為電視機或計算機顯示裝置使用的液晶顯示器(LCD)利用電場來控制液晶的光透射率。為此，LCD包括液晶顯示板和驅動電路，所述液晶顯示板具有按矩陣排列的液晶單元，而所述驅動電路用於驅動液晶顯示板。
在液晶顯示板中，將柵線和數據線設置成彼此交叉的形式。交叉的柵線和數據線限定了多個液晶單元。液晶顯示板上設有向每個液晶單元提供電場的像素電極和公共電極。每個像素電極通過作為開關裝置的薄膜電晶體上的源極端和漏極端與各條數據線相連。薄膜電晶體的柵極端與相鄰的柵線相連。
驅動電路包括驅動柵線的柵驅動器，和驅動數據線的數據驅動器。柵驅動器順序地向柵線施加掃描信號以便順序地驅動液晶顯示板上的液晶單元。在將掃描信號施加柵線的同時，數據驅動器向每條數據線施加視頻信號。因此，LCD可以根據每個液晶單元的視頻信號，通過在像素電極和公共電極之間施加的電場來控制光的透射率，進而顯示圖像。
在這種驅動電路中，柵驅動器利用移位寄存器產生順序驅動柵線的掃描信號。數據驅動器利用移位寄存器產生用於順序對視頻信號採樣的採樣信號，所述視頻信號由外部特定單元提供。
圖1是表示現有技術中兩相移位寄存器結構的方框圖。
參照圖1，移位寄存器包括以級聯形式連接的第1到第n級。在提供高電平和低電平驅動電壓(未示出)的同時，向第1到第n級同時施加第一和第二時鐘信號C1和C2並施加起始脈衝Vst，所述起始脈衝為前一級的輸出信號。第一級響應起始脈衝Vst以及第一和第二時鐘信號C1和C2輸出第1輸出信號Out1。第2到第n級響應前一級的輸出信號以及第一和第二時鐘信號C1和C2分別輸出第2到第n輸出信號。第1到第n級具有相同的電路結構並根據起始脈衝Vst順序進行信號移位。向第1到第n輸出信號Out1-Outn施加用於順序驅動液晶顯示板柵線的掃描信號，或施加用於對數據驅動器中視頻信號順序進行採樣的採樣信號。
圖2表示圖1中所示其中一級的詳細電路結構。
在圖2中，該級包括輸出緩衝器部分20和控制器部分10，其中所述輸出緩衝器部分20設有上拉NMOS電晶體T5(pull-up NMOS transistor)和下拉NMOS電晶體T6(pull-down NMOS transistor)，電晶體T5在節點Q的控制下向輸出線輸出第一時鐘信號C1，電晶體T6在節點QB的控制下輸出低電平驅動電壓VSS，所述控制器部分10具有用於控制節點Q和節點QB的第一到第四NMOS電晶體T1-T4。
在該級上施加高電平電壓VDD、低電平電壓VSS、起始脈衝Vst和第一及第二時鐘信號C1、C2。在此，第一時鐘信號C1是其中具有如圖3所示交替施加的具有一定寬度的高態電壓和低態電壓的信號。而第二時鐘信號C2(未示出)與第一時鐘信號C1反相。起始脈衝Vst可以從外部提供或是由前一級輸出信號提供。
下面將參照圖3中示出的驅動波形說明該級的工作過程。
在周期A中，同時施加起始脈衝Vst的高態電壓和第二時鐘信號C2的高態電壓。通過第二時鐘信號C2的高態電壓使第一NMOS電晶體T1導通，從而向節點Q提供起始脈衝Vst的高態電壓，對節點Q進行預充電。預充入節點Q的高階電壓使第五NMOS電晶體T5導通，從而將第一時鐘信號C1的低態電壓施加到輸出線。第二時鐘信號C2的高態電壓還使第二NMOS電晶體T2導通，從而向節點QB提供高電平驅動電壓VDD。然後，施加到節點QB上的高電平驅動電壓VDD使第六NMOS電晶體T6導通，從而提供低電平驅動電壓VSS。因此，在周期A中，該級的輸出線輸出低態的輸出信號OUT。
在周期B中，第二時鐘信號C2的低態電壓使第一NMOS電晶體T1截止，由此使節點Q浮動為高態。因此，上拉NMOS電晶體T5保持導通狀態。此外，在通過第一時鐘信號C1施加高態電壓時，浮動的節點Q受寄生電容CGD的影響產生自舉，所述寄生電容由上拉NMOS電晶體T5的柵極和漏極之間重疊而形成的。因此，節點Q處的電壓進一步上升到使上拉NMOS電晶體T5導通，從而迅速向輸出線提供第一時鐘信號C1的高態電壓。此外，浮動到高態的Q點使第四NMOS電晶體T4導通，而高態的第一時鐘信號C1使第三NMOS電晶體T3導通，以向節點QB提供低電平驅動電壓VSS，由此使下拉NMOS電晶體T6截止。因此，在B周期內，該級的輸出線輸出高態的輸出信號OUT。
在周期C中，通過第二時鐘信號C2的高態電壓使第一NMOS電晶體T1導通，從而向節點Q施加起始脈衝Vst的低態電壓，藉此，使上拉NMOS電晶體T5截止。而且，通過第二時鐘信號C2的高態電壓使第二NMOS電晶體T2導通，從而向節點QB提供高電平驅動電壓VDD，藉此使下拉NMOS電晶體T6導通並向輸出線輸出低電平驅動電壓VSS。還是在周期C中，通過第一時鐘信號C1的低態電壓使第三NMOS電晶體T3截止，並通過節點Q的低態電壓使第四NMOS電晶體T4截止，由此在節點QB上保持高電平驅動電壓VDD。因此，在C周期內，該級的輸出線輸出低態的輸出信號OUT。
在周期D中，通過第二時鐘信號C2的低態電壓使第一NMOS電晶體T1截止，從而使節點Q浮動。此外，通過第二時鐘信號C2的低態電壓使第二NMOS電晶體T2截止，以及通過浮動到低態的節點Q使第四NMOS電晶體T4截止，因此，即使是通過第一時鐘信號C1的高態電壓使第三NMOS電晶體T3導通，節點QB也浮動在高態，該高態略低於前一周期C施加的高電平驅動電壓VDD。因此，下拉NMOS電晶體T6保持導通狀態，從而向輸出級輸出低電平驅動電壓VSS。所以，在周期D內，該級的輸出線輸出低態的輸出信號OUT。
在其餘的周期內，交替重複C和D周期的操作，因此，該級的輸出信號OUT持續保持低態。
在將移位寄存器集成到採用非晶矽薄膜電晶體的液晶顯示板中方面已經作出了很大努力。然而，由於當向薄膜電晶體的柵極端持續施加直流電壓DV時會產生偏壓應力(bias stress)，這使得非晶矽薄膜電晶體不能適當地發揮其作用。
例如，正如從圖3中所看到的，在現有技術的移位寄存器中，向節點QB施加高電平驅動電壓VDD，該QB節點，即下拉NMOS電晶體T6的柵極節點在大部分周期內(即，當節點Q變成高態時，在除了A和B周期的其它周期內)提供直流電壓。在下拉NMOS電晶體T6的柵極上保持直流電壓會使電晶體產生柵極偏壓應力，這將改變電晶體的閾值電壓Vzh。在這種情況下，把為使節點Q保持在截止電壓而需施加到節點QB上的最小電壓稱為鉗位電壓，該電壓需要大於一定的電壓電平。然而，由於柵極偏壓應力而使下拉NMOS電晶體T6中閾值電壓Vth發生改變將會降低施加到節點QB上的鉗位電壓(即，施加的電壓-Vth)。因此，出現了在節點QB上低於一定電壓發生諸如多輸出等移位寄存器誤操作的問題。
發明內容
因此，本發明涉及一種移位寄存器，這種移位寄存器基本上克服了因現有技術的限制和缺陷而導致的一個或多個上述問題。總之，本發明通過提供一種能防止在下拉電晶體上產生柵極偏壓應力的移位寄存器而使其目的得以實現。
本發明的一個優點是能夠獲得用非晶矽製作的移位寄存器。
本發明的另一個優點是能夠獲得可集成到LCD板中的移位寄存器。
在以下的說明中將述及本發明的其它優點，這些優點中的一部分能夠從以下的說明中明顯得到，或是通過本發明的實踐而獲得。通過文字說明部分和權利要求以及所附的附圖中特別指出的結構可以實現和獲得本發明的優點。
用以下所述多級移位寄存器可以實現本發明的上述和其他優點，所述多級移位寄存器包括第一、第二和第三驅動電壓饋送線；至少兩條時鐘信號饋送線；具有輸出上拉電晶體以及第一和第二輸出下拉電晶體的輸出緩衝器；其輸入端與起始信號饋送線相連而輸出端與第一節點相連的第一控制器；以及其輸入端與第一及第二電壓饋送線相連而輸出端與第一及第二輸出下拉電晶體的柵極相連的第二控制器。
按照本發明的另一方面，用以下所述的多級移位寄存器可以實現上述和其他優點，所述多級移位寄存器包括輸出緩衝器，所述輸出緩衝器包括第一電晶體和偶數及奇數電晶體，所述偶數及奇數電晶體具有相同的極性；用於控制輸出緩衝器狀態的第一控制器；和用於在偶數及奇數電晶體之間進行轉換的第二控制器。
很顯然，以上的一般性描述和下面的詳細說明都是示例性和解釋性的，其意在對要求保護的發明提供進一步的解釋。
附圖表示的是本發明的實施方式，其與說明書一起用於解釋本發明的原理，所述附圖有助於進一步理解本發明，其與說明書相結合併構成說明書一部分。
圖1所示為現有技術中兩相移位寄存器結構的示意性方框圖；圖2所示為圖1中所示其中一級的詳細電路圖；圖3所示為圖2中所示級的驅動波形圖；圖4所示為按照本發明一個實施方式所述移位寄存器中一級的詳細電路圖；以及圖5所示為圖4中所示級的示例性驅動波形圖。
具體實施例方式
現在將對本發明所述的實施例進行詳細說明。下面，將參照圖4和圖5對本發明所述的實施例進行說明。
圖4是表示按照本發明的實施例所述，在移位寄存器中自舉連接的多級中任一級結構的電路圖。圖5是圖4中所示級的驅動波形圖。
參照圖4，移位寄存器中的一級包括輸出緩衝器，所述輸出緩衝器具有在節點Q的控制下向輸出線輸出第一時鐘信號CLK1的上拉電晶體NT7，以及在節點QB1和QB2的控制下向輸出線輸出第三驅動電壓VSS的第一和第二下拉電晶體NT8A和NT8B；第一控制器，所述第一控制器具有用於對節點Q進行預充電和使其放電的第一到第三電晶體NT1-NT3；第二控制器，所述第二控制器具有在將節點QB1和節點QB2分成奇數和偶數幀時產生交變驅動電流的電晶體NT4A-NT6B。電晶體NT1-NT8B可以採用NMOS電晶體或PMOS電晶體。為了便於說明，下面將僅描述採用NMOS電晶體的情況。
可以按照二極體的結構，將第一控制器的第一電晶體NT1連接到起始脈衝Vst的輸出線上，以便將起始脈衝Vst的高態電壓預充到節點Q上。在各節點QB1和節點QB2的控制下，電晶體NT2A和NT2B使節點Q放電，並且由下一級的輸出電壓OUTi+1控制第三電晶體NT3使得節點Q放電。
第二控制器包括電晶體NT4A和NT4B，其用於將第一和第二高電平電壓VDD1和VDD2充入節點QB1和節點QB2；電晶體NT5A-NT5D，其在起始脈衝Vst和節點Q的控制下使節點QB1和節點QB2放電；電晶體NT6A，其在節點QB1的控制下使節點QB2放電；和電晶體NT6B，其在節點QB2的控制下使節點QB1放電。
如圖4和圖5所示，通過第二控制器，在第一驅動電壓VDD1為高電平狀態的奇數幀時，在節點QB1的控制下驅動第一下拉電晶體NT8A，而在第二驅動電壓VDD2是高電平狀態的偶數幀時，在節點QB2的控制下驅動第二下拉電晶體NT8B。用這種方式，在奇數和偶數幀時交替驅動第一和第二下拉電晶體NT8A和NT8B，從而能夠最大限度地減小因直流偏壓引起的應力(stress)。
向圖4中所示的特定級提供反相的第一和第二時鐘信號CLK1和CLK2中的第一時鐘信號CLK1，而向下一級提供第二時鐘信號CLK2。向每一級交替地提供第一和第二時鐘信號CLK1和CLK2。此外，向每一級提供在奇數和偶數幀時具有彼此相反極性的第一和第二驅動電壓VDD1和VDD2，而且向每一級提供第三驅動電壓VSS。
下面將參照圖5中所示的驅動波形描述具有這種結構的移位寄存器的工作情況。
在奇數幀時段，第一驅動電壓VDD1為高態而第二驅動電壓VDD2為低態。因此按二極體結構連接到第一驅動電壓VDD1饋送線上的電晶體NT4A保持為導通(ON)狀態，而按二極體結構連接到第二驅動電壓VDD2饋送線上的電晶體NT4B保持在截止(OFF)狀態。因此，在奇數幀時，節點QB1進行的工作與QB2相反，藉此，使第一下拉電晶體NT8A進行與上拉電晶體NT7相反的工作。此外，節點QB2保持低態，由此使第二下拉電晶體NT8B保持在截止(OFF)狀態。
在奇數幀的周期A中，施加的是第一時鐘信號CLK1的低態電壓，第二時鐘信號CLK2的高態電壓和起始脈衝Vst的高態電壓。第一電晶體NT1因起始脈衝為高態電壓而導通從而將節點Q預充電到高態電壓。上拉電晶體NT7因節點Q為高態電壓而導通，從而施加第一時鐘信號CLK1的低態電壓作為輸出信號OUTi。電晶體NT4A在高態的第一驅動電壓VDD1的作用下而導通，電晶體NT5A和NT5B分別因起始脈衝Vst和節點Q為高態電壓而導通，因此，節點QB1在驅動電壓VSS的作用下成為低態。此外，電晶體NT4B在低態的第二驅動電壓VDD的作用下截止，而電晶體NT5C和NT5D分別在起始脈衝Vst和節點Q的高態電壓作用下導通，因此，節點QB2在第三驅動電壓VSS的作用下成為低態。所以，第一和第二下拉電晶體NT8A和NT8B截止。
在周期B，施加的是第一時鐘信號CLK1的高態電壓，第二時鐘信號CLK2的低態電壓和起始脈衝Vst的低態電壓。第一電晶體NT1因起始脈衝Vst為低態電壓而截止，第三電晶體NT3因下一級輸出信號OUTi+1為低態電壓而截止，由此，節點Q浮動到高態。浮到高態的節點Q響應第一時鐘信號CLK1的高態電壓，通過寄生電容CGD的耦合作用產生自舉，所述寄生電容因上拉電晶體NT7的柵極和源極之間有重疊而產生。因此，節點Q處的電壓進一步上升到使上拉電晶體NT7必然導通，從而可輸送第一時鐘信號CLK1的高態電壓作為輸出信號OUTi。在此，為了提高節點Q的自舉效果，可以設置一個與寄生電容CGD並聯的附加電容(未示出)。電晶體NT4A在高態第一驅動電壓VDD1的作用下導通，而電晶體NT5B因自舉的節點Q為高態電壓而導通，因此節點QB1在第三驅動電壓VSS作用下成為低態。此外，電晶體NT5D因節點Q處為高態電壓而導通，因此，節點QB2保持低態。所以，第一和第二下拉電晶體NT8A和NT8B截止。
在周期C，施加的是第一時鐘信號CLK1的低態電壓，第二時鐘信號CLK2的高態電壓和起始脈衝Vst的低態電壓。第一電晶體NT1因起始脈衝Vst為低態電壓而截止，第三電晶體NT3因下一級輸出信號OUTi+1為高態電壓而導通從而將第三驅動電壓VSS送到節點Q，進而使上拉電晶體NT7截止。所有電晶體NT5A-NT5D因起始脈衝Vst和節點Q為低態電壓而截止；和通過保持在導通狀態的電晶體NT4A將高態第一驅動電壓VDD1充到節點QB1。因此，使第一下拉電晶體NT8A導通，從而施加第三驅動電壓VSS作為輸出信號OUTi。此外，通過QB1處的高態電壓，使電晶體NT6A導通並將節點QB2保持在低態，同時使電晶體NT2A導通並將節點Q保持在低態。
在周期D，施加的是第一時鐘信號CLK1的高態電壓，第二時鐘信號CLK2的低態電壓，和起始脈衝Vst的低態電壓。第一和第三電晶體NT1和NT3分別因起始脈衝Vst和下一級輸出信號OUTi+1為低態電壓而截止，因此，節點Q保持先前的低態。通過起始脈衝Vst和節點Q的低態電壓使所有電晶體NT5A-NT5D截止，並通過保持導通(ON)狀態的電晶體NT4A使節點QB1保持高態。因此，第一下拉電晶體NT8A導通，並施加第三驅動電壓VSS作為輸出信號OUTi。此外，通過節點QB1處的高態電壓，使電晶體NT6A導通，並將節點QB2保持在低態，同時使電晶體NT2A導通，以將節點Q固定在低態。
在奇數幀的其餘周期，重複進行上述C和D周期的操作，從而把當前級的輸出信號OUTi保持在低態。
接著，在偶數幀時段內，第一驅動電壓VDD1成為低態而第二驅動電壓VDD2成為高態。因此，按二極體結構與第一驅動電壓VDD1的饋送線相連接的電晶體NT4A保持截止(OFF)狀態，而按二極體結構與第二驅動電壓VDD2相連接的電晶體NT4B保持在導通(ON)狀態。所以，在偶數幀內，節點QB2進行的是與節點Q相反的工作，由此使第二下拉電晶體NT8B進行與上拉電晶體NT7相反的工作。此外，節點QB1保持低態，因此使第一下拉電晶體NT8A保持截止狀態。
在偶數幀的周期A，施加的是第一時鐘信號CLK1的低態電壓，第二時鐘信號CLK2的高態電壓，和起始脈衝Vst的高態電壓。第一電晶體NT1因起始脈衝Vst為高態電壓而導通，從而將起始脈衝Vst的高態電壓預充到節點Q。上拉電晶體NT7因節點Q為高態電壓而導通，因而施加第一時鐘信號CLK1的低態電壓作為輸出信號OUTi。電晶體NT4B在高態第二驅動電壓VDD2的作用下導通，同時電晶體NT5C和NT5D分別因起始脈衝Vst和節點Q為高態電壓而導通，因此節點QB2在第三驅動電壓VSS的作用下進入低態。此外，電晶體NT4A在低態第一驅動電壓VDD1的作用下截止，而電晶體NT5A和NTSB則分別因起始脈衝Vst和節點Q為高態電壓而導通，因此，節點QB1在第三驅動電壓VSS的作用下進入低態。所以，第一和第二下拉電晶體NT8A和NT8B截止。
在周期B，施加的是第一時鐘信號CLK1的高態電壓，第二時鐘信號CLK2的低態電壓和起始脈衝Vst的低態電壓。第一電晶體NT1因起始脈衝Vst為低態電壓而截止，第三電晶體NT3因下一級輸出信號OUTi+1為低態電壓而截止，由此，節點Q浮動到高態。浮動到高態的節點Q響應第一時鐘信號CLK1的高態電壓產生自舉，使上拉電晶體NT7必然導通，從而施加第一時鐘信號CLK1的高態電壓作為輸出信號OUTi。電晶體NT4B在高態第二驅動電壓VDD2的作用下導通，而電晶體NT5D因自舉的節點Q為高態電壓而導通，因此節點QB2在第三驅動電壓VSS的作用下成為低態。此外，電晶體NT5B因節點Q處為高態電壓而導通，因此，節點QB1保持低態。所以，第一和第二下拉電晶體NT8A和NT8B截止。
在周期C，施加的是第一時鐘信號CLK1的低態電壓，第二時鐘信號CLK2的高態電壓和起始脈衝Vst的低態電壓。第一電晶體NT1因起始脈衝Vst為低態電壓而截止，第三電晶體NT3通過下一級輸出信號OUTi+1的高態電壓而導通從而將第三驅動電壓VSS施加到節點Q，進而使上拉電晶體NT7截止。所有電晶體NT5A-NT5D通過起始脈衝Vst和節點Q的低態電壓而截止；和通過保持在導通狀態的電晶體NT4B將高態第二驅動電壓VDD2充到節點QB2。因此，使第二下拉電晶體NT8B導通，從而施加第三驅動電壓VSS作為輸出信號OUTi。此外，通過QB2處的高態電壓，使電晶體NT6B導通並將節點QB1保持在低態，同時使電晶體NT2B導通以將節點Q更確定地保持在低態。
在周期D，施加的是第一時鐘信號CLK1的高態電壓，第二時鐘信號CLK2的低態電壓，和起始脈衝Vst的低態電壓。第一和第三電晶體NT1和NT3分別通過起始脈衝Vst和下一級輸出信號OUTi+1的低態電壓而截止，因此，節點Q保持先前的低態。通過起始脈衝Vst和節點Q的低態電壓使所有電晶體NT5A-NT5D截止，並通過保持導通(ON)狀態的電晶體NT4B使節點QB2保持高態。因此，第二下拉電晶體NT8B導通，並施加第三驅動電壓VSS作為輸出信號OUTi。此外，通過節點QB2處的高態電壓，使電晶體NT6B導通，以將節點QB1保持在低態，同時使電晶體NT2B導通，以將節點Q固定在低態。
在偶數幀的其餘周期，重複進行上述C和D周期的操作，從而把當前級的輸出信號OUTi保持在低態。
如上所述，本發明所述的移位寄存器能夠在奇數幀和偶數幀交替地驅動雙下拉電晶體NT8A和NT8B，所以最大限度地減小了柵極偏壓應力。而且可以在奇數幀和偶數幀交替驅動使節點QB1放電的電晶體NT5A和NT5B以及對節點QB1和節點QB2充電的電晶體NT4A和NT4B，所以能最大限度地減小柵極偏壓應力。此外，將電晶體NT4A和NT4B按二極體的形式連接到第一和第二驅動電壓VDD1和VDD2的相應饋送線上。如上所述，按二極體的結構連接電晶體NT4A和NT4B，使得在工作幀內將高態電壓加載到所有柵極、源極和漏極上，而在空閒幀內將低態電壓加載到所有柵極、源極和漏極上，從而可以減少退化。如上所述，本發明提供了一種能最大限度減小偏壓應力的結構從而能提高顯示板的壽命。
如上所述，本發明所述的移位寄存器設置了用於使節點Q放電的電晶體NT2A和NT2B，用於對節點QB1和節點QB2充電和使其放電的電晶體NT4A和NT4B，以及上拉電晶體NT8A和NT8B，以便利用不同的電晶體來驅動奇數幀和偶數幀，由此最大限度地減小柵極的偏壓應力。
此外，本發明所述的移位寄存器按二極體的結構將電晶體NT4A和NT4B連接到第一和第二驅動電壓VDD1和VDD2的相應饋送線上，因此，在工作幀內將高態電壓加載到所有柵極、源極和漏極上，而在空閒幀內將低態電壓加載到所有柵極、源極和漏極上，因此可以減小退化。所以，最大限度地減小了偏壓應力從而提高了顯示板的壽命。
所以，本發明所述的移位寄存器，在採用非晶矽薄膜電晶體時可以防止因柵極偏壓應力而導致的電路誤動作。
儘管以上通過附圖中所示的實施例方式對本發明進行了說明，但是對於本領域的普通技術人員來說，很顯然，本發明並不限於這些實施方式，而是可以在不脫離本發明構思的的情況下對本發明做出各種變型和改進。因此，本發明的範圍僅通過後附的權利要求及其等同物來確定。
權利要求
1.具有多級的移位寄存器，包括第一、第二和第三驅動電壓饋送線；至少兩條時鐘信號饋送線；輸出緩衝器，其包括輸出上拉電晶體以及第一和第二輸出下拉電晶體；第一控制器，其輸入端與起動信號饋送線相連而輸出端與第一節點相連；和第二控制器，其輸入端與第一及第二電壓饋送線相連而輸出端與第一及第二輸出下拉電晶體的柵極相連。
2.根據權利要求1所述的移位寄存器，其特徵在於，所述第一控制器包括充電電晶體，其柵極與起始信號饋送線相連，而輸出端與第一節點相連；和多個放電電晶體，所述多個放電電晶體與第一節點以及第三驅動電壓饋送線相連。
3.根據權利要求2所述的移位寄存器，其特徵在於，所述第一節點與輸出上拉電晶體的柵極相連。
4.根據權利要求2所述的移位寄存器，其特徵在於，所述多個放電電晶體包括第一放電電晶體，其柵極與奇數幀輸出節點相連；和第二放電電晶體，其柵極與偶數幀輸出節點相連。
5.根據權利要求4所述的移位寄存器，其特徵在於，所述第二控制器包括奇數幀電壓控制電晶體，所述電晶體的柵極與所述第一驅動電壓饋送線相連，而其輸出端與所述奇數幀輸出節點相連。
6.根據權利要求4所述的移位寄存器，其特徵在於，所述第二控制器包括偶數幀電壓控制電晶體，所述電晶體的柵極與所述偶數幀輸出節點相連。
7.根據權利要求4所述的移位寄存器，其特徵在於，進一步包括第三放電控制電晶體，所述電晶體的柵極與後一級的輸出端相連。
8.根據權利要求4所述的移位寄存器，其特徵在於，所述奇數幀輸出節點與所述第一輸出下拉電晶體的柵極相連。
9.根據權利要求4所述的移位寄存器，其特徵在於，所述偶數幀輸出節點與所述第二輸出下拉電晶體的柵極相連。
10.根據權利要求1所述的移位寄存器，其特徵在於，所述輸出上拉電晶體和第一及第二輸出下拉電晶體包括非晶矽。
11.具有多級的移位寄存器，包括輸出緩衝器，所述輸出緩衝器具有第一電晶體和偶數及奇數電晶體，所述偶數及奇數電晶體具有相同的極性；用於控制所述輸出緩衝器輸出狀態的第一控制器；和用於對所述偶數和奇數電晶體之間的輸出控制進行轉換的第二控制器。
12.根據權利要求11所述的移位寄存器，其特徵在於，進一步包括與所述第二控制器相連的第一和第二電壓饋送線。
13.根據權利要求11所述的移位寄存器，其特徵在於，進一步包括與第一控制器相連的起始信號饋送線。
14.根據權利要求11所述的移位寄存器，其特徵在於，所述第一控制器與後一級的輸出端相連。
15.根據權利要求11所述的移位寄存器，其特徵在於，進一步包括與所述輸出緩衝器相連的時鐘信號饋送線。
16.根據權利要求11所述的移位寄存器，其特徵在於，所述第一電晶體以及偶數和奇數電晶體包括非晶矽。
全文摘要
本發明公開了一種能減小柵極偏壓應力的移位寄存器。含有多級的移位寄存器包括輸出緩衝器，所述輸出緩衝器具有一個上拉電晶體和兩個下拉電晶體，每個電晶體的柵極與不同的節點相連。兩個下拉電晶體中的一個在LCD偶數幀部分工作時進行工作；而兩個下拉電晶體中的另一個在LCD顯示器奇數幀部分工作時進行工作。下拉電晶體的交替工作基本上克服了柵極應力，並且基本上能使移位寄存器用非晶矽製造。
文檔編號H03K19/00GK1705042SQ20051007239
公開日2005年12月7日 申請日期2005年5月31日 優先權日2004年5月31日
發明者金彬, 尹洙榮 申請人:Lg.菲利浦Lcd株式會社