數字語言教學系統的製作方法

2023-10-08 13:44:49 2

專利名稱：數字語言教學系統的製作方法
技術領域：
本發明涉及學校使用的電化教學設備，特別涉及語音室的教學設備。
現有的學校中的語音室的設備大體可分為兩類一類是以磁帶作為語言信號存貯實體的設備，這類設備存在著容易機械磨損、耗電多、體積大、重量大及磁帶磁頭壽命不長的缺點。另一類是以微處理器晶片為核心的計算機網絡數字語音室，微處理器是指中央處理器如INTEL80388 80486、80586等，或是指單片機如8031、8051等，微處理器功能強大，它通過與外圍晶片的配合使用可以管理大量的計算機外設，如101標準鍵盤、印表機、CRT顯示器，及磁碟、光碟等，微處理器功能雖然強大，但是價格也高昂，在計算機的硬體中，微處理器晶片的價格大大高於其它外圍晶片的價格，實際上，學校的語音教學中，語音室的硬體只要能做到數位化語音存貯、語音信息處理、教師與學生間、學生與學生間可受話，送話、錄放音即可，學生使用的顯示器只要用LED數碼管就夠了，學生使用的鍵盤只需有幾個按鍵就夠了，因此，上述的以微處理器晶片為核心的計算機網絡數字語音室在硬體的投入上確實有很大的浪費，這樣的語音室造價太高，難於在各學校中推廣。
能否不使用微處理器晶片，不使用計算機網絡而建立一套全部由電子器件的組成的數位化語言教學系統呢 通過專利文獻的相關檢索中可知，這樣的教學系統還沒有，如CN2061718U《一種微機語音錄放裝置》和CN2147604Y《語言學習機》中都使用了微處理器，在CN2075805U《電子語言訓練機》雖然沒有使用了微處理器，但該專利公開的電路過於簡單，不能做到教師與學生、學生與學生間的受話送話，不能做為語音教學設備使用。
本發明的目的在於解決以上的技術問題，提供一種數字語言教學系統，它全部由集成電路晶片組成，不使用微處理器晶片，因此、造價相對低廉，並可實現數位化語音存貯、語音信息處理、還可完成老師與學生間、學生與學生間的受話送話、錄放音等功能。
本發明的目的是這樣實現的一種數字語言教學系統，包括有主伺服器和學生機，其特徵在於該系統主要由以下幾大部分組成(一)學生機；(多個)(二)主伺服器；(三)學生D/A轉換及接口；(四)學生顯示及鍵盤接口；
(五)主控制臺；(六)模擬板；其中(一)每個學生機主要由學生鍵盤、功能鎖存器、功能顯示器、編碼器、顯示地址解碼器、鎖存解碼驅動器、七段LED顯示器及話筒放大器組成；學生鍵盤上的各按鍵的列線分別與功能鎖存器的數據輸入端連接；各按鍵的列線還與該功能鎖存器的脈衝觸發端CP連接；功能鎖存器輸出的數據分兩路，一路與功能顯示器的輸入端連接，為功能顯示器提供顯示信號，另一路則經編碼器編碼成為A、B、C三條控制線送往學生鍵盤及顯示接口電路；來自學生顯示接口的16位顯示數據、顯示地址信號A0、A1、A2及鎖存脈衝EN，分別送往鎖存解碼驅動器和顯示地址解碼器；顯示地址信號A0、A1、A2作為顯示地址解碼器的輸入信號；鎖存脈衝EN作為其選通信號，當鎖存脈衝EN有效時，顯示地址解碼器輸出有效，經編碼開關S選擇送到鎖存解碼驅動器的置入端LE，使來自學生顯示接口的16位顯示數據鎖存到解碼驅動器來驅動LED數碼管顯示；而話筒開關信號D16來自顯示接口，它與顯示數據一同鎖存，它控制學生話筒的通斷；經放大後的話筒信號送往模擬板；(二)主伺服器主要由地址產生器、存儲器、存儲器管理器、顯示處理器、數據處理器、時鐘產生器及錄音板組成；錄音板將來自模擬板的音頻信號量化，轉化為64位數據，存入存儲器中備讀；從學生鍵盤接口來的學生鍵盤控制信息，進入地址產生器，而地址產生器則根據學生機的不同指令，產生相應存儲器地址信息；地址信息通過地址總線，一路用來讀取(或寫入)存儲器的數據，另一路則送往顯示處理器；存儲器採用內存條，它的容量視需要而定；存儲器管理器為保證內存條的正常工作而提供寫信號WE、三態端控制信號OE、行、列地址選擇信號R/C、存儲器行選信號RAS、存儲器列選信號CAS等管理信號；由存儲器讀出的64位數據，通過數據總線進入數據處理器；數據處理器將各個學生機的不同數據進行分時處理，送往學生D/A轉換器；由地址總線來的地址信息，進入顯示處理器，顯示處理器將二進位地址信號轉變為十進位碼，送往學生顯示接口電路；時鐘產生器為所有電路提供所需時鐘信號；它定義為低6位用於產生時序信號，高6位為學生位線；總稱為時鐘總線；(三)學生D/A轉換及接口電路，該電路有多塊，每塊電路主要由D/A轉換器、多個模擬開關、多個功率放大器及多個阻抗變換器組成；它們之間連接的邏輯關係為放音時從主伺服器中的數據處理器送來的8位數據信號、寫脈衝信號WR及地址信號A0-A2，進入D/A轉換器；數據經D/A轉換後，輸出電壓信號經模擬開關進入功率放大器，再經阻抗變換器變換阻抗送到學生耳機；當地址A0-A2改變0.1μS後，寫脈衝信號WR有效，將8位數據鎖存到相應的D/A轉換器的數據鎖存器；(四)學生鍵盤和顯示接口電路，該電路有多塊，每塊電路負責8個學生機的顯示數據傳送和鍵盤信號接收；每塊電路主要由顯示鎖存器、顯示數據光電隔離器、學生鍵盤信號鎖存器、並串轉換器組成；它們之間連接的邏輯關係為來自主伺服器中的顯示處理器的16位顯示數據被送到顯示鎖存器的數據輸入端；當16位顯示數據到來後，鎖存脈衝CK1出現高電平，CK1的上升沿把16位顯示數據鎖存到顯示鎖存器內，與此同時，擔負學生機顯示地址的A0、A1、A2信號和學生機顯示數據置入脈衝信號LE也同時出現在顯示數據光電隔離器的輸入端一併送往顯示數據光電隔離器，經顯示數據光電隔離器送往學生機；從8個學生機送來的鍵盤控制信號經學生鍵盤信號鎖存器分別進入3片並串轉換器的D0-D7；當PL出現低電平而串行時鐘CP出現高電平時，數據被置入；而當PL為高電平時，串行時鐘CP把數據串出，送往地址產生器；(五)主控制臺主要由學生控制按鍵開關陣列，功能鎖存器、並串轉換器，串並轉換器，主伺服器操作鍵，操作鍵鎖存器，編碼器組成；主伺服器操作鍵包括集體控制鍵、微機鍵、操作主存儲器地址的錄音倒、進、放、停、設置、重複、復位等鍵，和一些功能操作鍵；這些按鍵相互為聯鎖開關，其聯鎖的邏輯關係為當集體控制鍵有效時(「1」有效)，倒、進、放、錄、停等操作鍵操作地址產生器，全部學生按鍵失效，主存儲器的地址由教師通過集體控制鍵1人操作；當微機控制鍵有效時(「1」有效)，則主存儲器地址產生器與外部微機聯接，實現相互通訊；(此鍵為預留鍵)；當集體控制鍵無效時(「0」無效)，倒、進、放、錄、停等操作鍵，被轉換為單機操作；可自行操作；在錄音鍵有效時(「1」有效)，主存儲器管理器產生WE寫信號，去控制錄音板的並串轉換器的三態門信號OE為低(「0」有效)；此時，從串並轉換器送出的64位數據，被存入主存儲器；功能操作鍵包括對講、示範、復位、監聽節目1、2、3等按鍵；對講鍵有效時，學生控制按鍵被放開，可以操作，當示範鍵有效時(「1」有效)它與並串轉換器輸出的學生控制按鍵信號相或，送去控制學生D/A轉換極的模擬開關；使其音頻信號與主控制臺的模擬板接通；實現對講等功能；監聽節目1、2、3三個功能操作鍵，為自鎖互鎖開關，即只能有一個有效，當其中一個有效時，它去控制模擬板的三個音頻輸入口輸入信號的通斷；復位按鍵與其它按鍵的聯鎖關係是當復位按鍵有效時對講鍵，示範鍵，學生控制按鍵無效；即全部被復位到「0」；從學生控制按鍵開關陣列來的64路信號，進入64位並串轉換器，變為1位串行數據信號，送到顯示處理器，與顯示數據一併送往學生機，控制學生話筒的通斷；這個串行數據與示範按鍵信號相或後被送往學生D/A轉換板；串行時鐘CK與置入信號PL來自顯示處理器；64位串並轉換器在串行時鐘信號CK的作用下將從地址產生器的解碼器來的學生呼叫信號串入串並轉換器的輸入端DS，變為64位學生呼叫信號，當64位數據被全部串入後，鎖存時鐘信號SK有效，將數據鎖存，串並轉換器的輸出端輸出的信號進入學生控制按鍵開關陣列中的發光二極體，使發光二極體發光作為學生呼叫指示；串行時鐘CK及鎖存時鐘信號SK來自顯示處理器；(六)模擬板主要由多個前置放大器、三個音頻輸入口1、2、3，若干放大器、錄音前置處理器、教師耳機、教師話筒及功率放大器組成；它們之間連接的邏輯關係為來自學生話筒放大器的信號經前置放大器進入功率放大電路，功放後的信號經開關K5分兩路輸出；一路輸出給教師耳機，另一路輸出給對講端；三個音頻輸入口1、2、3經三個放大器分別與開關K1、K2、K3連接，經開關K1、K2、K3選通送往教師耳機和驅動電路，並經驅動電路送往學生D/A板；其中一音頻輸入口經放大器輸出的信號還送給錄音前置處理器，再經錄音前置處理器送往錄音板的音頻輸入接口。
所述的主伺服器中的地址產生器主要由時序邏輯電路、數據暫存器、加減計數器、24位總線驅動器、輸出鎖存器、功能暫存器、功能鎖存器及功能解碼器等組成；它們之間連接的邏輯關係為由時鐘總線來的12位時鐘信號，高6位進入數據暫存器的輸入端A2-A7及功能暫存器的輸入端A0-A5，作為學生機存儲地址；數據暫存器的A0.A1定義為00時正常放音地址；01時設置起始地址；10時設置長度；11時重複位置；即每個學生機有4個存儲單元；時鐘信號的低6位進入時序邏輯電路，用作產生各種控制信號；數據暫存器和功能暫存器在電路連接上採用並聯方式，在數據暫存器操作時，功能暫存器也一同被操作；但寫入或讀出的數據何時有效，取決於功能鎖存器的置入脈衝CP和功能解碼器的三態控制端信號EN；學生機鍵盤掃描過程高6位時鐘信號作為學生鍵盤的位選信號，它每跳變一次，選擇一個學生機鍵盤；被選中的學生機的鍵盤信號送往時序邏輯電路的輸入端和功能解碼器；加減計數器由6片可預置加減計數器擔任，它完成24位數據的加減、清除功能；當高6位時鐘跳變時，鍵盤指令相繼改變，這時，時序邏輯電路根據不同的鍵盤指令，產生相應的控制信號和脈衝信號，這些信號包括A0，A1數據暫存器的低位地址，與A2-A7相配合，把每個學生機分為4個存儲單元；OE數據暫存器和功能暫存器的三態端控制信號，讀時為0，寫時為1；WE數據暫存器和功能暫存器的寫信號，「0」有效；CPD1可預置加減計數器減時鐘信號，當執行減1時有效；CPU1可預置加減計數器加時鐘信號，當執行加1時有效；CPD可預置加減計數器減時鐘信號，當執行減16時有效；CPU可預置加減計數器加時鐘信號，當執行加16時有效；PL可預置加減計數器的置入脈衝；CR清除脈衝；CP鎖存器的鎖存時鐘；EN總線驅動器及功能解碼器的三態控制端；時序邏輯電路將產生的數據暫存器的低位地址信號送往數據暫存器的A0端、A1端，將產生的三態端控制信號分別送往數據暫存器和功能暫存器的OE端，將產生的寫信號分別送往數據暫存器和功能暫存器的WE端，將產生的減時鐘信號分別送往各可預置加減計數器的CPD1端、CPD端，將產生的加時鐘信號分別送往各可預置加減計數器的CPU1端、CPU端，將產生的置入脈衝信號送往可預置加減計數器的PL端，將產生的清除脈衝信號送往可預置加減計數器的CR端，將產生的三態端控制信號分別送往24位總線驅動器和功能解碼器的EN端；上述功能暫存器、功能解碼器的輸出端都與功能鎖存器的輸入端連接；來自學生鍵盤接口的學生鍵盤指令經功能解碼器解碼成為控制信號再經功能存鎖器分別送到顯示處理器和數據處理器，來自時鐘總線的12位時鐘信號的高6位進入數據暫存器的輸入端A2-A7，作為學生機存儲地址，該地址數據經輸出鎖存器被送往地址總線，可預置加減計數器的輸出端與24位總線驅動器的輸入端連接；該24位總線驅動器的輸出端Q0至Q23同時與數據暫存器和輸出鎖存器連接；所述的主伺服器中的存儲器及存儲器管理器主要由主存儲器、存儲器管理器、行、列選擇電路及64位雙向總線驅動器組成；主存儲器由兩條72線內存條組成，它們之間連接的邏輯關係為由時鐘總線來的12位時鐘信號，其低6位進入存儲器管理器，存儲器管理器是一個組合邏輯電路，產生存儲器所需的時序信號；其工作周期由時鐘總線的低6位決定，即時鐘低6位出現一個周期，它也工作一個周期；存儲器管理器輸入信號包括微機信號和錄音信號REC；微機信號為預留電路信號，REC則在錄音時出現低電平；當放音時，存儲器管理器在時鐘的控制下，相繼出現存儲器行選RAS，行、列地址選擇信號R/C，它把地址總線來的24條地址線分為兩個12條地址線作為存儲器的行地址和列地址；存儲器列選信號CAS、雙向總線驅動器的三態端控制信號EN和數據方向信號DIR相繼出現，將讀出的數據送往數據總線；
錄音時，「REC」有效，存儲器管理器在時鐘的控制下相繼出現行選信號RAS，行列地址選擇信號R/C，存儲器列選信號CAS、雙向總線驅動器的三態端控制信號EC、數據方向信號DIR、寫信號WE，將總線來的64位數據寫入主存儲器；存儲器的刷新，採用隱刷新方式，即CAS超前RAS的刷新方式，刷新時EN=1，即關閉總線；所述的主伺服器中的數據處理器主要由時序產生器、讀寫地址產生器、並串轉換器、數據暫存器，數據鎖存器、D/A地址鎖存器及解碼器組成；它們之間連接的邏輯關係為時序產生器的輸入是來自時鐘總線的12位時鐘信號，它周期性地產生各部件所需的脈衝信號；即並串轉換器的置入信號PL和串行時鐘CLOK、總線驅動器的三態控制端EN、數據鎖存器的觸發脈衝CP及D/A板寫信號的控制脈衝ST等信號；讀寫地址產生器負責數據暫存器的地址產生；它的高6位地址作為學生位地址，一路送往D/A地址鎖存器，作為D/A轉換器的地址；在數據暫存器讀出時，CP脈衝上升沿將高6位地址置入D/A地址鎖存器；另一路送往數據暫存器的輸入端A3-A8，作為學生地址，而低3位地址送往地址暫存器的輸入端A0-A2作為學生存儲單元地址；並串轉換器由8片並串轉換器構成，它採用並聯方式聯接，組成8位並串轉器，在觸發脈衝CP和時鐘信號CLOK的作用下，把數據總線來的64位數據變為8個8位串行數據；數據暫存器它負責學生數據的存儲；它的地址由讀寫地址產生器提供；讀寫地址將暫存器分為512個存儲單元，由64個學生機讀寫數據，每個學生有8個存儲單元，用來存放經並串轉換器來的8個8位數據；D/A地址鎖存器，由8D觸發器擔任；解碼器將來自D/A地址鎖存器的6位D/A地址的高3位進行解碼，當ST有效(高有效)時，解碼器的輸出端D/A轉換器的寫信號，被送往D/A板；數據鎖存器負責將數據暫存器讀出的數據進行鎖存，並送往D/A板的D/A轉換器數據輸入端；數據處理器採用數據交叉分時復用方式，數據暫存器的地址分為基址(6位)和偏址(3位)，基址代表學生位，偏址代表學生8個8位數據中的某一個；寫操作時，在時序產生器的控制下，數據總線每5.333μs送來一個學生的64位數據，並在這5.333μs內等間隔地並串轉換為8個8位數據，依次寫入該學生機地址所對應的數據暫存器單元；此時基址保持不變，而偏址改變一周；整個周期內(64×5.333μs)對64個學生機數據處理一次；暫存器基址也相應改變一周；讀操作時，由於採樣周期為42.667μs，此周期內需讀取64個學生機的一個數據，送往D/A板，即(42.6667μs÷64)=0.667μs讀取一個數據)，即64×0.667μs分別讀取每個基址所對應的一個單元；在此過程中，偏址保持不變，基址相繼出現一次；整個周期內(64×8×0.6667μs)對所有學生機的每個單元分別讀取一次，並送往D/A轉換板；相應地其偏址改變一周；在讀數據過程中，每讀出一個學生單元數據，相對應的基址被鎖存，作D/A板的D/A轉換器的地址和寫脈衝，與數據一併送往D/A板的D/A轉換器；所述的主伺服器中的顯示處理器主要由時序邏輯電路、比較器、計數器、11位地址鎖存器，二進位十進位變換器、顯示數據鎖存器、顯示地址鎖存器和3/8線解碼器及兩個與門組成；它們之間連接的邏輯關係為由時鐘總線來的12位時鐘信號，低6位進入時序邏輯電路，產生①主控制臺所需的串行時鐘脈衝信號Q3②主控制臺所需的置入脈衝信號Q4③顯示數據鎖存器、顯示地址鎖存器及地址鎖存器所需的脈衝信號Q1及Q2；高6位進入比較器的A0-A5，作為比較器A的輸入；計數器由時鐘總線的最高位H11作為計數脈衝，進行加計數，它輸出的6位數據一路通往顯示地址鎖存器作為學生顯示地址信號，另一路進入比較器的輸入端B0-B5作為比較器B的輸入信號，當A=B時，比較器的A=B輸出口出現高電平，與時序邏輯電路的輸出信號Q1相與作為地址鎖存器的置入脈衝CP，把來自地址總線的高11位地址鎖存；這11位地址作為二進位十進位變換器的地址，經延時，被轉換的數據出現在二進位十進位轉換器的輸出口上，此時，邏輯電路的輸出端Q2出現高電平與比較器A=B相與做為顯示數據鎖存器和顯示地址鎖存器的觸發脈衝；到此一個學生的數據轉換完成；同時來自主控制臺的對講信號也經地址鎖存器及顯示數據鎖存器一併被鎖存並送往學生顯示接口電路；下一個周期，即H11第二個周期到來時，重複執行；所述的主伺服器中的時鐘產生器主要由晶體振蕩電路及12位分頻器組成；晶體振蕩器由反向器U1.1、U1.2、R1、C及晶體組成，它的周期由晶體決定；12位分頻器由可預置計數器擔任，它將晶體振蕩器輸出的信號分頻，成為各種處理器等所用12位時鐘信號送往時鐘總線；它的低6位作各電路產生時序用，而高6位作為學生位信號；所述的主伺服器中的錄音板主要由隔離變壓器、低通濾波器、A/D轉換器、串並轉換器及時序邏輯電路組成；它們之間連接的邏輯關係為從主控制臺來的音頻信號經隔離變壓器、低通濾波器，進入A/D轉換器進行模數轉換，轉換出的8位數據經8個串並轉換器，成為64位數據，送往數據總線；A/D轉換器及串並轉換器的各種控制信號，是由時鐘總線來的12位時鐘信號及地址產生器來的錄音信號「REC」經邏輯組合來產生；錄音時，「錄音信號REC」有效，時序電路開始工作，首先使寫準備信號WR/RDY有效，A/D轉換器開始採樣和轉換；將模擬信號變為8位數位訊號，經延時，串並轉換器的串行置入端CK有效，將8位數據串行輸入到8個串並轉換器，之後由於採樣周期為42.667μs，則再經42.667μs延時出現第二次轉換及串入，當經8次轉換後，置入信號PL有效，將8個串並轉換器的數據一同置入數據總線上，此時串並轉換器的三態門被打開(即EN有效)，一個轉換周期被完成。
本發明有以下積極有益效果1、本發明的數字語言教學系統，全部由集成電路晶片組成，不使用微處理器晶片，因此，造價低廉，便於推廣，由於實現了數位化的語音存貯與語音信息處理，因此，有效地克服了採用磁帶作為語言信息存貯介質所存在的容易機械磨損、耗電多、體積大、重量大、磁帶、磁頭壽命不長的缺點。
2、本發明的數字語言教學系統雖然不使用微處理晶片，但其存儲器管理器可對外聯接微機，也就是說整套系統可與外部微機進行相互通訊，使整套系統的信息量容易擴充。
現以較佳實施例結合附圖對本發明進一步詳述如下

圖1是本發明系統組成的原理框圖；圖2是圖1中學生機的組成原理框圖；圖3是圖1中主伺服器的原理框圖；圖4是圖3中地址產生器的原理框圖；圖5是圖4所示電路的執行過程的流程圖；圖6是圖3中存儲器及存儲器管理器的原理框圖；圖7是圖3中數據處理器的原理框圖；圖8是圖7所示電路的數據處理流程圖；圖9是圖3中顯示處理器的原理框圖；圖10是圖3中時鐘產生器的原理框圖；圖11是圖3中錄音板的原理框圖；圖12是圖11中低通濾波器的幅頻特性圖；圖13是圖1中學生D/A轉換及接口的電路原理框圖；圖14是圖13中D/A轉換器晶片的封裝圖；圖15是圖1中學生鍵盤和顯示接口的電路原理框圖；圖16是圖15中電路的時序圖；圖17是圖1中主控制臺的電路原理框圖；圖18是圖1中模擬板的原理框圖；圖19是圖17中學生控制按鍵開關陣列中按鍵構成的電路原理圖；圖20是圖6中存儲器管理器在時鐘控制下各信號相繼出現的波形圖。
下面詳述本發明系統的組成與工作原理系統組成見圖1該系統主要由以下幾大部分組成
(一)學生機(64個)；(二)主伺服器(包括地址產生器、存儲器、存儲器管理器、數據處理器、顯示處理器、錄音板、時鐘產生器)；(三)學生D/A轉換及接口(8塊)；(四)學生顯示及鍵盤接口(8塊)；(五)主控制臺；(六)模擬板；其中(一)學生機組成及工作原理(1)組成如圖2它由學生鍵盤、功能鎖存器、功能顯示器、編碼器、顯示地址解碼器、鎖存解碼驅動器、七段LED顯示器及話筒放大器組成。
學生鍵盤由8個輕觸開關組成，分別安裝在一條行線八條列線上，功能鎖存器由8D觸發器擔任，功能顯示器由發光二極體構成，編碼器採用8/3線優先編碼器，顯示地址解碼器採用3/8線解碼器，鎖存解碼驅動器採用4個4線7段解碼驅動器，七段LED顯示器採用4個LED七段顯示器。
(2)工作原理1)當學生機某一按鍵有效時，功能鎖存器的輸入D0至D7中的一個，變為高，與此同時，通過二極體Dn，使CP變高，數據被鎖入功能鎖存器。此數據輸出一路作為功能顯示信號，另一路則經編碼成為A、B、C三條控制線送往學生鍵盤及顯示接口電路。
2)來自學生顯示接口的16位顯示數據、顯示地址信號A0、A1、A2及鎖存脈衝EN，分別送往鎖存解碼驅動器和顯示地址解碼器。顯示地址信號A0、A1、A2作為3/8線顯示地址解碼器的輸入端，鎖存脈衝EN作為其選通輸入，當鎖存脈衝EN有效時(「0」有效)，3/8線顯示地址解碼器輸出有效，經編碼開關S選擇送到鎖存解碼驅動器的置入端LE，使來自學生顯示接口的16位顯示數據鎖存到解碼驅動器從而驅動LED數碼管顯示。而話筒開關信號D16來自學生顯示接口，它與顯示數據一同鎖存的，它控制學生話筒的通斷。經放大後的話筒信號送往模擬板。
3)學生的耳機信號來自學生D/A轉換及接口電路，不加任何處理。
(二).主伺服器的組成及工作原理(1)組成見圖3它由地址產生器、存儲器、存儲器管理器、顯示處理器、數據處理器、時鐘產生器及錄音板組成。
(2)工作原理1)錄音時，錄音板將來自模擬板的音頻信號量化，轉化為64位數據，存入存儲器中備讀。
2)從學生鍵盤接口來的學生鍵盤控制信號，進入地址產生器，而地址產生器則根據學生機鍵盤發出的不同的控制信號指令，產生相應的地址信息。地址信息通過地址總線，一路用來讀取(或寫入)存儲器的數據，另一路則送往顯示處理器。
3)存儲器採用內存條，它的容量可視需要而定。存儲器管理器則是為保證內存條的正常工作而提供寫信號WE、三態端控制信號OE、行列地址選擇信號R/C、存儲器行選信號RAS、存儲器列選信號CAS等管理信號。
4)由存儲器讀出的64位數據，通過數據總線進入數據處理器。數據處理器將各個學生機的不同數據進行分時處理，送往學生D/A轉換器。
5)由地址總線來的地址信息，進入顯示處理器，顯示處理器將二進位地址信號轉變為十進位碼，送往學生顯示接口電路。
6)時鐘產生器為所有電路提供所需時鐘信號。它定義為低6位用於產生時序信號，高6位為學生位線。總稱為時鐘總線。
下面對主伺服器的組成及工作原理進行詳述1、地址產生器的組成及工作原理。
(1)組成見圖4它由時序邏輯電路、數據暫存器、加減計數器、24位總線驅動器、輸出鎖存器、功能暫存器、功能鎖存器及功能解碼器等組成。
時序邏輯電路產生各種控制脈衝信號。
數據暫存器由3片靜態存儲器組成24位數據存儲器。
加減計數器由6片可預置加減計數器擔任，它完成24位數據的加減、清除等功能，在某些時候它還作為暫存器使用。
24位總線驅動器由6片總線驅動器擔任。
輸出鎖存器由3片8D觸發器擔任。
功能暫存器由1片靜態存儲器擔任。
功能鎖存器由4D觸發器擔任。
功能解碼器由3/8線解碼器擔任。
(2)工作原理由時鐘總線來的12位時鐘信號，高6位進入數據暫存器的輸入端A2-A7及功能暫存器的輸入端A0-A5，作為學生機存儲地址。
數據暫存器的A0，A1定義為00時正常放音地址01時設置起始地址；10時設置長度；11時重複位置。即每個學生機有4個存儲單元。時鐘信號的低6位進入時序邏輯電路，用作產生各種控制信號。
由於數據暫存器和功能暫存器在電路聯接上採用並聯方式，在數據暫存器操作時，功能暫存器也一同被操作。但寫入或讀出的數據何時有效，取決於功能鎖存器的置入脈衝CP和功能解碼器的三態控制端EN。
學生機鍵盤掃描過程高6位時鐘信號作為學生鍵盤的位選信號，它每跳變一次，選擇一個學生機鍵盤。被選中的學生機的鍵盤信號送往時序邏輯電路的輸入端和功能解碼電路。跳變時間為5.33μs，而64位學生鍵盤掃描一次周期為6.33μs×64=341.33μs。
當高6位時鐘跳變時，鍵盤指令相繼改變。這時，時序邏輯電路根據不同的鍵盤指令，產生相應的控制信號和脈衝信號，這些信號包括A0，A1數據暫存器的低位地址，與A2-A7相配合，把每個學生機分為4個存儲單元。
OE數據暫存器和功能暫存器的三態控制端，讀時為0，寫時為1。
WE數據暫存器和功能暫存器的寫信號，「0」有效。
CPD1可預置加減計數器減時鐘信號，當執行減1時有效。
CPU1可預置加減計數器加時鐘信號，當執行加1時有效。
CPD可預置加減計數器減時鐘信號，當執行減16時有效。
CPU可預置加減計數器加時鐘信號，當執行加16時有效。
PL可預置加減計數器的置入脈衝(低有效)。
CR清除脈衝。(高有效)CP鎖存器的鎖存時鐘。(上升沿有效)EN總線驅動器及功能解碼器的三態控制端。(低有效)執行過程如圖5所示。
2、存儲器、存儲器管理器的組成及工作原理(1)組成見圖6它由主存儲器、存儲器管理器、行、列選擇電路及64位雙向總線驅動器組成。主存儲器由兩條72線內存條組成，容量視內存條的容量而定，最小8MB，最大可到128MB。
(2)工作原理由時鐘總線來的12位時鐘信號，其低6位進入存儲器管理器(實際上它是一個組合邏輯電路)，產生存儲器所需的時序信號。其工作周期由時鐘總線的低6位決定(即時鐘低6位出現一個周期，它也工作一個周期)。輸入包括微機信號和錄音信號REC。微機信號作為預留電路信號，REC則是在錄音時出現低電平。
當放音時，存儲器管理器在時鐘的控制下，相繼出現存儲器行選信號RAS，行、列地址選擇信號R/C，它把地址總線來的的24條地址線分為兩個12條地址線作為存儲器的行地址和列地址。存儲器列選信號CAS、雙向總線驅動器的三態端控制信號EN和數據方向信號DIR相繼出現，波形圖如圖20所示。將讀出的數據送往數據總線。
錄音時，「REC」有效。存儲器管理器在時鐘的控制下相繼出現行選信號RAS，行、列地址選擇信號R/C，存儲器列選信號CAS、雙向總線驅動器的三態端控制信號EN、數據方向信號DIR、寫信號WE，波形圖如圖20所示。將總線來的64位數據寫入存儲器。
存儲器的刷新，採用隱刷新方式(即CAS超前RAS刷新方式)，刷新時EN=1(即關閉總線)。
3、數據處理器的組成及工作原理(1)組成見圖7它由時序產生器、讀寫地址產生器、並串轉換器、數據暫存器，數據鎖存器、D/A地址鎖存器及解碼器組成。
時序產生器由一片邏輯電路組成，它的輸入是來自時鐘總線的12位時鐘信號，它周期性地產生各部件所需的脈衝信號，即並串轉換器的置入信號PL和串行時鐘CLOK、總線驅動器的三態端控制信號EN、數據暫存器的寫信號WE、三態端控制信號OE、D/A地址鎖存器、數據鎖存器的置入脈衝CP及D/A板寫信號的控制脈衝ST等信號。
讀寫地址產生器由兩片邏輯電路組成。主要負責數據暫存器的地址產生。它的高6位地址作學生位地址，一路送往D/A地址鎖存器，作為D/A轉換器的地址。在數據暫存器讀出時，CP脈衝上升沿將高6位地址置入D/A地址鎖存器。另一路送往數據暫存器的輸入端A3-A8，作為學生地址，而低3位地址送往地址暫存器的輸入端A0-A2作為學生存儲單元地址。
並串轉換器由8片並串轉換器構成，它採用並聯方式聯接，組成8位並串轉換器，即在置入脈衝CP和時鐘信號CLOK的作用下，把數據總線來的64位數據變為8個8位串行數據。
數據暫存器它由1片靜態存儲器擔任，負責學生數據的存儲。它的地址由讀寫地址產生器提供。讀寫地址產生器將暫存器分為512個存儲單元，由64個學生機讀寫數據，每個學生機有8個存儲單元，用來存放經並串轉換器來的8個8位數據。
D/A地址鎖存器，由8D觸發器擔任。
解碼器由3/8解碼器擔任，它將來自D/A地址鎖存器的6位D/A地址的高3位進行解碼，當ST有效(高有效)時，解碼器的輸出端作為D/A轉換器的寫信號，被送往D/A板。
數據鎖存器由8D觸發器擔任，負責將數據暫存器讀出的數據進行鎖存，並送往D/A板的D/A轉換器的數據輸入端。
工作原理該數據處理器採用數據交叉分時復用方式，數據暫存器的地址分為基址(6位)和偏址(3位)。基址代表學生位，偏址代表學生8個8位數據中的某一個。
寫操作時，在功能時序的控制下，數據總線每5.333μs送來一個學生的64位數據，並在這5.333μs內等間隔地並串轉換為8個8位數據，依次寫入該學生機地址所對應的數據暫存器單元。此時基址保持不變，而偏址改變一周。整個周期內(64×5.333μs)對64個學生機數據處理一次。暫存器基址也相應改變一周。
讀操作時，由於採樣周期為42.667μs，此周期內需讀取64個學生機的一個數據，送往D/A板，即(42.667μs÷64=0.667μs讀取一個數據)即64×0.667μs分別讀取每個基址所對應的一個單元。在此過程中，偏址保持不變，基址相繼出現一次。整個周期內(64×8×0.667μs)對所有學生機的每個單元分別讀取一次，並送往D/A轉換板。相應地其偏址改變一周。
數據處理流程圖見圖8，說明圖8中學生機號用S01至S64表示，數據8位為1位元組，而8個字節為1組，用A0至A7表示。
在讀數據過程中，每讀出一個學生單元數據，相對應的基址被鎖存，作D/A板的D/A轉換器的地址和寫脈衝，與數據一併送往D/A板的D/A轉換器。
4、顯示處理器的組成及工作原理(1)組成見圖9它由時序邏輯電路、比較器、計數器、地址鎖存器(11位的)，二進位十進位變換器、顯示數據鎖存器、顯示地址鎖存器和3/8線解碼器及兩個與門組成。
(2)工作原理由時鐘總線來的12位時鐘信號，低6位進入時序邏輯電路，產生①主控制臺所需的串行時鐘脈衝信號Q3②主控制臺所需的置入脈衝信號Q4③顯示數據鎖存器、顯示地址鎖存器及地址鎖存器所需的脈衝信號Q1及Q2。高6位進入比較器的輸入端A0-A5，作為比較器A的輸入信號。計數器由時鐘總線的最高位H11作為計數脈衝，進行加計數，它輸出的6位數據一路通往顯示地址鎖存器作為學生顯示地址信號，另一路進入比較器的輸入端B0-B5作為比較器B的輸入信號，當A=B時，比較器的A=B輸出口出現高電平，與時序邏輯電路的輸出信號Q1相與作為地址鎖存器的置入脈衝CP，把來自地址總線的高11位地址鎖存，這11位地址作為二進位、十進位變換器的地址，經0.3μs的延時，被轉換的數據出現在二進位十進位轉換器的輸出口上，此時，邏輯電路的輸出端Q2出現高電平與比較器A=B輸出口的信號相與做為顯示數據鎖存器和顯示地址鎖存器的觸發脈衝。到此一個學生的數據轉換完成。同時來自主控制臺的對講信號也經地址鎖存器及顯示數據鎖存器一併被鎖存並送往學生顯示接口電路。下一個周期，即H11第二個周期到來時，重複執行。
5、時鐘產生器的組成組成見圖10它由晶體振蕩電路及12位分頻器組成。
晶體振蕩器由反向器U1.1、U1.2、R1、R2、C及晶體組成，它的周期由晶體決定。12位分頻器由可預置計數器擔任，它將晶體振蕩器輸出的信號分頻，成為各處理器等所用12位時鐘信號送往時鐘總線。它的低6位作各電路產生時序用，而高6位作為學生位信號。
6、錄音板組成的工作原理
(1)組成見圖11它由隔離變壓器、低通濾波器、A/D轉換器、串並轉換器及時序邏輯電路組成。
(2)工作原理從主控制臺來的音頻信號經隔離變壓器，經低通濾波器(它的幅頻特性見圖12)，進入A/D轉換器Vin進行模數轉換，轉換出的8位數據經8個串並轉換器，成為64位數據，送往數據總線。
A/D轉換器及串並轉換器的各種控制信號，是由時鐘總線來的12位時鐘信號及地址產生器來的錄音信號「REC」，經邏輯組合來產生。
錄音時，「REC」信號有效，時序邏輯電路開始工作，首先使寫準備信號WR/RDY有效，A/D轉換器開始採樣和轉換，將模擬信號變為8位數位訊號，經0.6μs延時，串並轉換器的CK(串行置入端)有效，將8位數據串行輸入到8個串並轉換器，之後由於採樣周期為42.667μs，則再經42.667μS延時出現第二次轉換及串入，當經8次轉換後，PL有效，將8個串並轉換器的數據一同置入數據總線上，此時串並轉換器的三態門被打開(即EN有效)，一個轉換周期被完成。
(三)學生D/A轉換及接口電路組成及工作原理(1)組成見圖13它由D/A轉換器、8個模擬開關、8個功率放大器及8個阻抗變換器組成。
(2)工作原理放音時從數據處理器送來的8位數據信號、寫脈衝WR及地址信號A0-A2，進入D/A轉換器。因D/A轉換器封裝有8個8Bit D/A轉換器並帶有電源放大器，所以地址A0-A2在寫脈衝WR的作用下，使8位數據線來的信號置入相對應的D/A轉換器。
數據經D/A轉換後，輸出電壓信號Vout經模擬開關進入功率放大器，再經阻抗變換器變換(600Ω8Ω)到學生耳機。
當地址A0-A2改變0.1μs後，寫脈衝WR有效，將8位數據鎖存到相應的D/A轉換器中的數據鎖存器。
(3)器件介紹系統採用的D/A轉換器是一個封裝有8個8Bit電壓模式D/A轉換器，並有邏輯接口電路和緩衝放大輸出功能。
每個D/A轉換器有各自的數據鎖存器。
工作電壓，雙電源+15V、-5V工作時基準電壓+2-+10V單電源+15V工作時基準電壓+10V單電源+5V工作時基準電壓+1.23V與TTL/CMOS電平兼容在寫信號WR為低時，將8Bit數據寫入以A0、A1和A2為地址的鎖存器單元封裝如圖14所示(四)學生鍵盤及顯示接口組成及工作原理
(1)組成如圖15它由顯示數據光電隔離器、及顯示鎖存器、學生鍵盤信號鎖存器、並串轉換器組成。本發明的系統有8塊這樣的電路，每塊負責8個學生機的顯示數據傳送和鍵盤信號接收。
顯示數據光電隔離器由TLP521-4組成。顯示鎖存器由2片8D觸發器組成。
(2)工作原理1)．16位顯示數據到來1.3μs後，鎖存脈衝CK1出現高電平，CK1的上升沿把16位顯示數據鎖存到顯示鎖存器內，與此同時，擔負學生機顯示地址的A0、A1、A2和學生機顯示數據置入脈衝信號LE也同時出現在顯示數據光電隔離器的輸入端，一併送往顯示數據光電隔離器。經顯示數據光電隔離器送往學生機。時序見圖16。
2)．從8個學生機送來的鍵盤控制信號經學生鍵盤信號鎖存器分別進入3片並串轉換器的輸入端D0-D7。當置入信號PL出現低電平而串行時鐘CP出現高電平時，數據被置入。而當置入信號PL為高電平時，串行時鐘CP把數據串出，送往地址產生器。
其中PL出現的時刻決定8塊學生鍵盤及顯示接口電路板的其中一塊電路板，CP出現的時刻決定這塊電路板中的八個學生機中的其中一個學生機。
(五)主控制臺組成與工作原理(1)組成見圖17它由學生控制按鍵開關陣列、功能鎖存器、並串轉換器、串並轉換器、主伺服器操作按鍵、操作鍵鎖存器、編碼器組成。
(2)工作原理1)主伺服器操作鍵包括集體控制鍵、微機鍵、操作主存儲器地址的錄音倒、進、放、停、設置、重複、復位等鍵和一些功能操作鍵，這些按鍵相互為聯鎖開關。其聯鎖的邏輯關係為當集體控制鍵有效時(「1」有效)，倒、進、放、錄、停等操作鍵操作的是地址產生器，讓全部學生按鍵失效，這時主存儲器的地址由教師1人操作。
當微機控制鍵有效時(「1」有效)，則主存儲器地址產生器與外部微機聯接，實現相互通訊。(此鍵為預留鍵)。
當集體控制鍵無效時(「0」無效)，倒、進、放、錄、停等操作鍵，即被轉換為單機操作。如同學生機，可自行操作。但在錄音鍵有效時(「1」有效)，主存儲器管理器則產生WE寫信號，去控制錄音板的並串轉換器的三態門信號OE為低(「0」有效)。此時，從串並轉換器送出的64位數據，被存入主存儲器。
2)功能操作鍵包括對講、示範、復位、監聽節目1、2、3等按鍵，當對講按鍵有效時，學生控制按鍵被放開，可以操作，學生控制按鍵的構成如圖19所示。它的工作原理是三態為0時，A點為0，則輸出端為低，B點為高，電容充滿電，當鍵S按下時，電容C上的電壓輸送給A點，則B點變為低，由於R1和C的充電時間常數比U1.1的輸出端的延遲時間長，則1(高電位)被固定。S鬆開也保持為1(高電位)。當A點為1時，B點為0，電容上無電，當S按下時，由於電容作用，A點被短路到0，則輸出端為0，S鬆開也保持為0。當三態門為高電平時，(關門)，當S設有按下，則A點通過R2和LED到地。當S按下時無論B點為高還是為低輸出端始終為0，學生控制鍵無效。只有當對講有效(「0」有效)時，學生控制按鍵才能操作。當示範鍵有效時(「1」有效)它與並串轉換器輸出的學生控制按鍵信號相或，送去控制學生D/A轉換極的模擬開關。使其音頻信號與主控制臺的模擬板接通。實現對講等功能。監聽節目1、2、3三個功能操作鍵，為自鎖互鎖開關，即只能有一個有效，當其中一個有效時，它去控制模擬板的三個音頻輸入口輸入信號的通斷。復位按鍵的功能是當復位有效時使對講無效，示範無效，學生控制鍵無效。即全部被復位到「0」。
從學生控制按鍵開關陣列來的64路信號，進入64位並串轉換器，變為1位串行數據信號，送到顯示處理器，與顯示數據一併送往學生機，控制學生話筒的通斷。這個串行數據與示範信號相或後被送往學生D/A轉換板。串行時鐘CK與置入信號PL來自顯示處理器。
64位串並轉換器在串行時鐘信號CK的作用下將從地址產生器的解碼器來的學生呼叫信號串入串並轉換器的輸入端DS，變為64位學生呼叫信號，當64位數據被全部串入後，鎖存時鐘信號SK有效，將數據鎖存，串並轉換器的輸出端輸出的信號進入學生控制按鍵陣列中的發光二極體，使發光二極體發光作為學生呼叫指示；串行時鐘CK及鎖存時鐘信號SK來自顯示處理器。
(六)模擬板組成與工作原理組成如圖18所示它由8個前置放大器、三個音頻輸入口及若干放大器和錄音前置處理器組成。錄音前置處理器是一個低通濾波器，它兼有電壓放大功能，它將音頻輸入口1的輸入信號放大，幅度為≤5Vp-p，送往錄音板的音頻輸入接口。另一路則通過開關K1，選擇送往教師耳機和學生D/A板。音頻輸入口2，3不送往錄音前置處理器，通過開關K2、K3控制送往教師耳機和學生D/A板。
教師話筒信號經開關K4送往對講功放及教師耳機，它受對講和示範按鍵控制。
來自學生話筒放大器的學生對講信號經前置放大器進入功放電路經開關K5送到功放和教師耳機，它受對講按鍵控制。
以上所述集成電路可採用74系列的集成電路塊，具體的型號可以是編碼器148，鎖存器374、175，解碼器139，計數器161、163、193，並串轉換器166，串並轉換器595，比較器688，A/D轉換器7821，B/A轉換器7228，暫存器6116，光電隔離器TLP521-4。
權利要求
1．一種數字語言教學系統，包括有主伺服器和學生機，其特徵在於該系統主要由以下幾大部分組成(一)學生機；(多個)(二)主伺服器；(三)學生D/A轉換及接口；(四)學生顯示及鍵盤接口；(五)主控制臺；(六)模擬板；其中(一)每個學生機主要由學生鍵盤、功能鎖存器、功能顯示器、編碼器、顯示地址解碼器、鎖存解碼驅動器、七段LED顯示器及話筒放大器組成；學生鍵盤上的各按鍵的列線分別與功能鎖存器的數據輸入端連接；各按鍵的列線還與該功能鎖存器的脈衝觸發端CP連接；功能鎖存器輸出的數據分兩路，一路與功能顯示器的輸入端連接，為功能顯示器提供顯示信號，另一路則經編碼器編碼成為A、B、C三條控制線送往學生鍵盤及顯示接口電路；來自學生顯示接口的16位顯示數據、顯示地址信號A0、A1、A2及鎖存脈衝EN，分別送往鎖存解碼驅動器和顯示地址解碼器；顯示地址信號A0、A1、A2作為顯示地址解碼器的輸入信號；鎖存脈衝EN作為其選通信號，當鎖存脈衝EN有效時，顯示地址解碼器輸出有效，經編碼開關S選擇送到鎖存解碼驅動器的置入端LE，使來自學生顯示接口的16位顯示數據鎖存到解碼驅動器來驅動LED數碼管顯示；而話筒開關信號D16來自顯示接口，它與顯示數據一同鎖存，它控制學生話筒的通斷；經放大後的話筒信號送往模擬板；(二)主伺服器主要由地址產生器、存儲器、存儲器管理器、顯示處理器、數據處理器、時鐘產生器及錄音板組成；錄音板將來自模擬板的音頻信號量化，轉化為64位數據，存入存儲器中備讀；從學生鍵盤接口來的學生鍵盤控制信息，進入地址產生器，而地址產生器則根據學生機的不同指令，產生相應存儲器地址信息；地址信息通過地址總線，一路用來讀取(或寫入)存儲器的數據，另一路則送往顯示處理器；存儲器採用內存條，它的容量視需要而定；存儲器管理器為保證內存條的正常工作而提供寫信號WE、三態端控制信號OE、行、列地址選擇信號R/C、存儲器行選信號RAS、存儲器列選信號CAS等管理信號；由存儲器讀出的64位數據，通過數據總線進入數據處理器；數據處理器將各個學生機的不同數據進行分時處理，送往學生D/A轉換器；由地址總線來的地址信息，進入顯示處理器，顯示處理器將二進位地址信號轉變為十進位碼，送往學生顯示接口電路；時鐘產生器為所有電路提供所需時鐘信號；它定義為低6位用於產生時序信號，高6位為學生位線；總稱為時鐘總線；(三)學生D/A轉換及接口電路，該電路有多塊，每塊電路主要由D/A轉換器、多個模擬開關、多個功率放大器及多個阻抗變換器組成；它們之間連接的邏輯關係為；放音時從主伺服器中的數據處理器送來的8位數據信號、寫脈衝信號WR及地址信號A0-A2，進入D/A轉換器；數據經D/A轉換後，輸出電壓信號經模擬開關進入功率放大器，再經阻抗變換器變換阻抗送到學生耳機；當地址A0-A2改變0.1μS後，寫脈衝信號WR有效，將8位數據鎖存到相應的D/A轉換器的數據鎖存器；(四)學生鍵盤和顯示接口電路，該電路有多塊，每塊電路負責8個學生機的顯示數據傳送和鍵盤信號接收；每塊電路主要由顯示鎖存器、顯示數據光電隔離器、學生鍵盤信號鎖存器、並串轉換器組成；它們之間連接的邏輯關係為來自主伺服器中的顯示處理器的16位顯示數據被送到顯示鎖存器的數據輸入端；當16位顯示數據到來後，鎖存脈衝CK1出現高電平，CK1的上升沿把16位顯示數據鎖存到顯示鎖存器內，與此同時，擔負學生機顯示地址的A0、A1、A2信號和學生機顯示數據置入脈衝信號LE也同時出現在顯示數據光電隔離器的輸入端一併送往顯示數據光電隔離器，經顯示數據光電隔離器送往學生機；從8個學生機送來的鍵盤控制信號經學生鍵盤信號鎖存器分別進入3片並串轉換器的D0-D7；當PL出現低電平而串行時鐘CP出現高電平時，數據被置入；而當PL為高電平時，串行時鐘CP把數據串出，送往地址產生器；(五)主控制臺主要由學生控制按鍵開關陣列，功能鎖存器、並串轉換器，串並轉換器，主伺服器操作鍵，操作鍵鎖存器，編碼器組成；主伺服器操作鍵包括集體控制鍵、微機鍵、操作主存儲器地址的錄音倒、進、放、停、設置、重複、復位等鍵，和一些功能操作鍵；這些按鍵相互為聯鎖開關，其聯鎖的邏輯關係為當集體控制鍵有效時(「1」有效)，倒、進、放、錄、停等操作鍵操作地址產生器，全部學生按鍵失效，主存儲器的地址由教師通過集體控制鍵1人操作；當微機控制鍵有效時(「1」有效)，則主存儲器地址產生器與外部微機聯接，實現相互通訊；(此鍵為預留鍵)；當集體控制鍵無效時(「0」無效)，倒、進、放、錄、停等操作鍵，被轉換為單機操作；可自行操作；在錄音鍵有效時(「1」有效)，主存儲器管理器產生WE寫信號，去控制錄音板的並串轉換器的三態門信號OE為低(「0」有效)；此時，從串並轉換器送出的64位數據，被存入主存儲器；功能操作鍵包括對講、示範、復位、監聽節目1、2、3等按鍵；對講鍵有效時，學生控制按鍵被放開，可以操作，當示範鍵有效時(「1」有效)它與並串轉換器輸出的學生控制按鍵信號相或，送去控制學生D/A轉換極的模擬開關；使其音頻信號與主控制臺的模擬板接通；實現對講等功能；監聽節目1、2、3三個功能操作鍵，為自鎖互鎖開關，即只能有一個有效，當其中一個有效時，它去控制模擬板的三個音頻輸入口輸入信號的通斷；復位按鍵與其它按鍵的聯鎖關係是當復位按鍵有效時對講鍵，示範鍵，學生控制按鍵無效；即全部被復位到「0」；從學生控制按鍵開關陣列來的64路信號，進入64位並串轉換器，變為1位串行數據信號，送到顯示處理器，與顯示數據一併送往學生機，控制學生話筒的通斷；這個串行數據與示範按鍵信號相或後被送往學生D/A轉換板；串行時鐘CK與置入信號PL來自顯示處理器；64位串並轉換器在串行時鐘信號CK的作用下將從地址產生器的解碼器來的學生呼叫信號串入串並轉換器的輸入端DS，變為64位學生呼叫信號，當64位數據被全部串入後，鎖存時鐘信號SK有效，將數據鎖存，串並轉換器的輸出端輸出的信號進入學生控制按鍵開關陣列中的發光二極體，使發光二極體發光作為學生呼叫指示；串行時鐘CK及鎖存時鐘信號SK來自顯示處理器；(六)模擬板主要由多個前置放大器、三個音頻輸入口1、2、3，若干放大器、錄音前置處理器、教師耳機、教師話筒及功率放大器組成；它們之間連接的邏輯關係為來自學生話筒放大器的信號經前置放大器進入功率放大電路，功放後的信號經開關K5分兩路輸出；一路輸出給教師耳機，另一路輸出給對講端；三個音頻輸入口1、2、3經三個放大器分別與開關K1、K2、K3連接，經開關K1、K2、K3選通送往教師耳機和驅動電路，並經驅動電路送往學生D/A板；其中一音頻輸入口經放大器輸出的信號還送給錄音前置處理器，再經錄音前置處理器送往錄音板的音頻輸入接口。
2．如權利要求1所述的數字語言教學系統；其特徵在於所述的主伺服器中的地址產生器主要由時序邏輯電路、數據暫存器、加減計數器、24位總線驅動器、輸出鎖存器、功能暫存器、功能鎖存器及功能解碼器等組成；它們之間連接的邏輯關係為由時鐘總線來的12位時鐘信號，高6位進入數據暫存器的輸入端A2-A7及功能暫存器的輸入端A0-A5，作為學生機存儲地址；數據暫存器的A0，A1定義為00時正常放音地址；01時設置起始地址；10時設置長度；11時重複位置；即每個學生機有4個存儲單元；時鐘信號的低6位進入時序邏輯電路，用作產生各種控制信號；數據暫存器和功能暫存器在電路連接上採用並聯方式，在數據暫存器操作時，功能暫存器也一同被操作；但寫入或讀出的數據何時有效，取決於功能鎖存器的置入脈衝CP和功能解碼器的三態控制端信號EN；學生機鍵盤掃描過程高6位時鐘信號作為學生鍵盤的位選信號，它每跳變一次，選擇一個學生機鍵盤；被選中的學生機的鍵盤信號送往時序邏輯電路的輸入端和功能解碼器；加減計數器由6片可預置加減計數器擔任，它完成24位數據的加減、清除功能；當高6位時鐘跳變時，鍵盤指令相繼改變，這時，時序邏輯電路根據不同的鍵盤指令，產生相應的控制信號和脈衝信號，這些信號包括A0，A1數據暫存器的低位地址，與A2-A7相配合，把每個學生機分為4個存儲單元；OE數據暫存器和功能暫存器的三態端控制信號，讀時為0，寫時為1；WE數據暫存器和功能暫存器的寫信號，「0」有效；CPD1可預置加減計數器減時鐘信號，當執行減1時有效；CPU1可預置加減計數器加時鐘信號，當執行加1時有效；CPD可預置加減計數器減時鐘信號，當執行減16時有效；CPU可預置加減計數器加時鐘信號，當執行加16時有效；PL可預置加減計數器的置入脈衝；CR清除脈衝；CP鎖存器的鎖存時鐘；EN總線驅動器及功能解碼器的三態控制端；時序邏輯電路將產生的數據暫存器的低位地址信號送往數據暫存器的A0端、A1端，將產生的三態端控制信號分別送往數據暫存器和功能暫存器的OE端，將產生的寫信號分別送往數據暫存器和功能暫存器的WE端，將產生的減時鐘信號分別送往各可預置加減計數器的CPD1端、CPD端，將產生的加時鐘信號分別送往各可預置加減計數器的CPU1端、CPU端，將產生的置入脈衝信號送往可預置加減計數器的PL端，將產生的清除脈衝信號送往可預置加減計數器的CR端，將產生的三態端控制信號分別送往24位總線驅動器和功能解碼器的EN端；上述功能暫存器、功能解碼器的輸出端都與功能鎖存器的輸入端連接；來自學生鍵盤接口的學生鍵盤指令經功能解碼器解碼成為控制信號再經功能存鎖器分別送到顯示處理器和數據處理器，來自時鐘總線的12位時鐘信號的高6位進入數據暫存器的輸入端A2-A7，作為學生機存儲地址，該地址數據經輸出鎖存器被送往地址總線，可預置加減計數器的輸出端與24位總線驅動器的輸入端連接；該24位總線驅動器的輸出端Q0至Q23同時與數據暫存器和輸出鎖存器連接；所述的主伺服器中的存儲器及存儲器管理器主要由主存儲器、存儲器管理器、行、列選擇電路及64位雙向總線驅動器組成；主存儲器由兩條72線內存條組成，它們之間連接的邏輯關係為由時鐘總線來的12位時鐘信號，其低6位進入存儲器管理器，存儲器管理器是一個組合邏輯電路，產生存儲器所需的時序信號；其工作周期由時鐘總線的低6位決定，即時鐘低6位出現一個周期，它也工作一個周期；存儲器管理器輸入信號包括微機信號和錄音信號REC；微機信號為預留電路信號，REC則在錄音時出現低電平；當放音時，存儲器管理器在時鐘的控制下，相繼出現存儲器行選RAS，行、列地址選擇信號R/C，它把地址總線來的24條地址線分為兩個12條地址線作為存儲器的行地址和列地址；存儲器列選信號CAS、雙向總線驅動器的三態端控制信號EN和數據方向信號DIR相繼出現，將讀出的數據送往數據總線；錄音時，「REC」有效，存儲器管理器在時鐘的控制下相繼出現行選信號RAS，行列地址選擇信號R/C，存儲器列選信號CAS、雙向總線驅動器的三態端控制信號EC、數據方向信號DIR、寫信號WE，將總線來的64位數據寫入主存儲器；存儲器的刷新，採用隱刷新方式，即CAS超前RAS的刷新方式，刷新時EN=1，即關閉總線；所述的主伺服器中的數據處理器主要由時序產生器、讀寫地址產生器、並串轉換器、數據暫存器，數據鎖存器、D/A地址鎖存器及解碼器組成；它們之間連接的邏輯關係為時序產生器的輸入是來自時鐘總線的12位時鐘信號，它周期性地產生各部件所需的脈衝信號；即並串轉換器的置入信號PL和串行時鐘CLOK、總線驅動器的三態控制端EN、數據鎖存器的觸發脈衝CP及D/A板寫信號的控制脈衝ST等信號；讀寫地址產生器負責數據暫存器的地址產生；它的高6位地址作為學生位地址，一路送往D/A地址鎖存器，作為D/A轉換器的地址；在數據暫存器讀出時，CP脈衝上升沿將高6位地址置入D/A地址鎖存器；另一路送往數據暫存器的輸入端A3-A8，作為學生地址，而低3位地址送往地址暫存器的輸入端A0-A2作為學生存儲單元地址；並串轉換器由8片並串轉換器構成，它採用並聯方式聯接，組成8位並串轉器，在觸發脈衝CP和時鐘信號CLOK的作用下，把數據總線來的64位數據變為8個8位串行數據；數據暫存器它負責學生數據的存儲；它的地址由讀寫地址產生器提供；讀寫地址將暫存器分為512個存儲單元，由64個學生機讀寫數據，每個學生有8個存儲單元，用來存放經並串轉換器來的8個8位數據；D/A地址鎖存器，由8D觸發器擔任；解碼器將來自D/A地址鎖存器的6位D/A地址的高3位進行解碼，當ST有效(高有效)時，解碼器的輸出端D/A轉換器的寫信號，被送往D/A板；數據鎖存器負責將數據暫存器讀出的數據進行鎖存，並送往D/A板的D/A轉換器數據輸入端；數據處理器採用數據交叉分時復用方式，數據暫存器的地址分為基址(6位)和偏址(3位)，基址代表學生位，偏址代表學生8個8位數據中的某一個；寫操作時，在時序產生器的控制下，數據總線每5.333μs送來一個學生的64位數據，並在這5.333μs內等間隔地並串轉換為8個8位數據，依次寫入該學生機地址所對應的數據暫存器單元；此時基址保持不變，而偏址改變一周；整個周期內(84×6.333μs)對64個學生機數據處理一次；暫存器基址也相應改變一周；讀操作時，由於採樣周期為42.667μs，此周期內需讀取64個學生機的一個數據，送往D/A板，即(42.6667μs÷64)=0.667μs讀取一個數據)，即64×0.667μs分別讀取每個基址所對應的一個單元；在此過程中，偏址保持不變，基址相繼出現一次；整個周期內(64×8×0.6667μs)對所有學生機的每個單元分別讀取一次，並送往D/A轉換板；相應地其偏址改變一周；在讀數據過程中，每讀出一個學生單元數據，相對應的基址被鎖存，作D/A板的D/A轉換器的地址和寫脈衝，與數據一併送往D/A板的D/A轉換器；所述的主伺服器中的顯示處理器主要由時序邏輯電路、比較器、計數器、11位地址鎖存器，二進位十進位變換器、顯示數據鎖存器、顯示地址鎖存器和3/8線解碼器及兩個與門組成；它們之間連接的邏輯關係為；由時鐘總線來的12位時鐘信號，低6位進入時序邏輯電路，產生①主控制臺所需的串行時鐘脈衝信號Q3②主控制臺所需的置入脈衝信號Q4③顯示數據鎖存器、顯示地址鎖存器及地址鎖存器所需的脈衝信號Q1及Q2；高6位進入比較器的A0-A5，作為比較器A的輸入；計數器由時鐘總線的最高位H11作為計數脈衝，進行加計數，它輸出的6位數據一路通往顯示地址鎖存器作為學生顯示地址信號，另一路進入比較器的輸入端B0-B5作為比較器B的輸入信號，當A=B時，比較器的A=B輸出口出現高電平，與時序邏輯電路的輸出信號Q1相與作為地址鎖存器的置入脈衝CP，把來自地址總線的高11位地址鎖存；這11位地址作為二進位十進位變換器的地址，經延時，被轉換的數據出現在二進位十進位轉換器的輸出口上，此時，邏輯電路的輸出端Q2出現高電平與比較器A=B相與做為顯示數據鎖存器和顯示地址鎖存器的觸發脈衝；到此一個學生的數據轉換完成；同時來自主控制臺的對講信號也經地址鎖存器及顯示數據鎖存器一併被鎖存並送往學生顯示接口電路；下一個周期，即H11第二個周期到來時，重複執行；所述的主伺服器中的時鐘產生器主要由晶體振蕩電路及12位分頻器組成；晶體振蕩器由反向器U1.1、U1.2、R1、C及晶體組成，它的周期由晶體決定；12位分頻器由可預置計數器擔任，它將晶體振蕩器輸出的信號分頻，成為各種處理器等所用12位時鐘信號送往時鐘總線；它的低6位作各電路產生時序用，而高6位作為學生位信號；所述的主伺服器中的錄音板主要由隔離變壓器、低通濾波器、A/D轉換器、串並轉換器及時序邏輯電路組成；它們之間連接的邏輯關係為從主控制臺來的音頻信號經隔離變壓器、低通濾波器，進入A/D轉換器進行模數轉換，轉換出的8位數據經8個串並轉換器，成為64位數據，送往數據總線；A/D轉換器及串並轉換器的各種控制信號，是由時鐘總線來的12位時鐘信號及地址產生器來的錄音信號「REC」經邏輯組合來產生；錄音時，「錄音信號REC」有效，時序電路開始工作，首先使寫準備信號WE/EDY有效，A/D轉換器開始採樣和轉換；將模擬信號變為8位數位訊號，經延時，串並轉換器的串行置入端CK有效，將8位數據串行輸入到8個串並轉換器，之後由於採樣周期為42.667μs，則再經42.667μs延時出現第二次轉換及串入，當經8次轉換後，置入信號PL有效，將8個串並轉換器的數據一同置入數據總線上，此時串並轉換器的三態門被打開(即EN有效)，一個轉換周期被完成。
全文摘要
一種數字語言教學系統,主要由多個學生機、主伺服器、學生D/A轉換及接口電路、學生顯示及鍵盤接口電路、主控制臺、模擬板組成,主伺服器包括有地址產生器、存儲器、存儲器管理器、數據處理器、顯示處理器、錄音板、時鐘產生器,本系統由主伺服器產生時鐘信號、地址信號、數據信號等控制信號,控制整個系統的工作;不使用微處理器晶片,造價相對低廉,易於推廣,本系統由於不使用磁帶、磁頭及機械裝置,因此壽命長、體積小、耗電少。
文檔編號G06F19/00GK1285575SQ9911168
公開日2001年2月28日 申請日期1999年8月24日 優先權日1999年8月24日
發明者姚新 申請人:姚新, 付常明