具有低電阻共同源極及高電流可驅動性的內存單元陣列的製作方法

2023-12-10 04:58:31

專利名稱：具有低電阻共同源極及高電流可驅動性的內存單元陣列的製作方法
技術領域：
本發明系大致有關內存器件，且詳言之，系有關包含多個電阻式 內存器件之內存陣列。
背景技術：
圖1系對一兆位(l-mega-bit)等級密度所提議之DRAM內存陣列 100之部分概略圖式。該陣列100包含複數條字符線(兩條顯示在WLO, WL1處)及複數條位線(一條顯示在BLO)。該陣列包含大量類似的內存 單元(兩個內存單元MC0,MC1顯示於圖1中)。該內存單元MCO包含 具有連接至位線BL0之一極板(plate)COPl的電容C0，及連接至MOS 電晶體TO之汲極DO的另一極板C0P2。該字符線WLO系連接至該晶 體管TO之柵極G0。同樣地，該內存單元MCI包含具有連接至位線 BLO之一極板C1P1之電容CI及連接至MOS電晶體Tl之汲極Dl的 另一極板C1P2。這些電晶體TO, Tl之源極SO, SI系連接一起，造成所 謂的共同源極(CS)內存陣列100。應了解，所顯示及描述之該二單元之 MC0,MC1為在該陣列100中之大量此種內存單元之部分。
各內存單元之資料儲存機制系根據累積於電容中之電荷的存在或 缺乏。在電容中該電荷的存在或缺乏可藉由在該位線BLO中感測電流 之感測放大器SA(連接至位線BLO)來感測。
圖2系圖1之結構的實施方式的剖面圖。如圖所示，圖2之結構 包含P型矽半導體基板SS，其具有隔開n+個擴散區域n+l， n+2, n+3 於半導體中。該區域n+1及該區域n+2組成包含柵極氧化物與柵極 WLO(GO)之電晶體TO之汲極與源極，而該區域n+3與該區域n+2組成 包含柵極氧化物與柵極WL1(G1)之電晶體Tl之汲極與源極。多晶矽層 C0P2, C1P2系設置與該電晶體T0， Tl之個別的汲極區域n+l， n+3接 觸，且設置如圖所示之介電膜I將該層C0P2, C1P2從該電晶體T0， Tl 之柵極WLO與WL1隔開。金屬層BLO在該介電膜I上形成。該介電膜I將該金屬層BL0從該多晶矽層C0P2， C1P2隔開，使得金屬層BLO 與層COP2形成電容C0，而金屬層BL0與層C1P2形成電容Cl。該晶 體管TO, Tl共同使用之中央n+之區域n+2作為該電晶體TO, Tl之共同源極。
圖3系根據在電晶體之柵極至源極電壓(VGS)中增加的步驟而圖 標通過如上述陣列的電晶體之典型汲極至源極(IDS)之電流的圖，用於 增加汲極至源極的電壓(VDS)。若VDS及VGS維持相當低(例如VGS 限制到2V，而VDS限制到3V)，通過該電晶體之電流系限制為30微 安培(ua)。
圖4圖標兩端金屬-絕緣體-金屬(metal-insulator -metal, MIM)電阻 式半導體器件130。該內存器件130包含金屬(例如銅電極132)、例如 在該電極132上且與該電極132接觸之氧化銅的主動層134、以及例如 在該主動層134上且與該主動層134接觸之銅電極136的金屬。參考 圖5，最初假設該內存器件130系未程序化，為了程序化該內存器件 130，將接地施加至電極132，而正電壓施加至電極136，這樣就能將 電位V^(程序化電位)施加跨越內存器件130從較高至較低電位而與電 極136至電極132同方向。 一旦移除此種電位，該內存器件130維持 導電或具有接通電阻(on-state resistance)之低電阻狀態。
在內存器件130處於其程序化(導電)狀態之讀取歩驟中，將電位 Vr("讀取"電位)施加跨越內存器件130從較高至較低電位而與電極136 至電極132同方向。此電位系低於施加跨越用於程序化之內存器件 130(見上述)的該電位Vpg。在此情況下，該內存器件130將立即導通電 流，此乃指示該內存器件130系處於程序化狀態下。
為了抹除內存器件130，將正電壓施加至電極132，而將電極136 接地，這樣就能將電位VJ"抹除"電位)施加跨越該內存器件130，從較 高至較低電位而與電極132至電極136同方向。
在內存器件130處於其抹除(幾乎不導電)狀態之讀取步驟中，將電 位Vr("讀取"電位)再次施加跨越內存器件130從較高至較低電位而如 上述與電極136至電極132同方向。由於主動層134(和內存器件130) 處於高電阻或幾乎不導電的狀態，該內存器件130將不會明顯導通電 流，其乃指示該內存器件130系處於抹除狀態下。圖6系典型的電阻式內存器件陣列200之部分的概略圖式。該陣 列200包含複數條字符線(在WL0， WL1處顯示兩條)及複數條位線(在 BL0處顯示一條)。該陣列200包含許多的類似內存單元(圖6中顯示兩 個內存單元M0, Ml)。該內存單元MO包含如上所述電阻式內存器件 RM0且如圖4所示，其具有連接至位線BL0之一電極RM0E1，及連 接至MOS電晶體TO之汲極DO之另一電極RM0E2。該字符線WLO 系連接至電晶體TO之柵極GO。同樣地，該內存單元Ml包含電阻式 內存器件RM1，其具有連接至位線BLO之一電極RM1E1，及連接至 MOS電晶體T1之汲極D1之另一電極RM1E2。這些電晶體T0,T1之 源極SO, Sl均連接一起，產生共同源極(CS)內存陣列。應該了解，所 顯示及描述之兩個單元Ml, M2系許多在陣列200中的此種內存單元的 部分。感測放大器SA系連接至位線。
應該可看出圖6之結構類似於圖1之結構，但以電阻式內存器件 取代電容。
圖7圖標圖6之陣列200的較大部分，且該共同源極CS連接接地。 典型地，該陣列200的電阻式內存器件之程序化及抹除比上述DRAM 單元電流需要實質上更大的電流流過。此外，且參考圖7，由於許多位 線連接至各字符線(例如，連接至字符線WLO之位線BLO至BL7或 於實際的實施方式中，連接至相同區塊驅動線路超過256條位線以將 陣列區最小化)，可看出一但選取字符線(例如字符線WLO)，所有在位 線BLO至BL7中的電流將流經該共同源極CS用以接地。這些條件導 致該共同源極CS傳送高位準的電流。在此種情況下，提供低共同源極 電阻是高度需要的，以減少其中的電壓降(voltagedrop)，才能在適當的 位準下維持操作速度，且同樣提供歸因於該接地源極偏壓條件之高晶 體管可驅動性，用以確保該陣列之高效能。
因此，需要電阻式內存器件陣列，包含低電阻共同源極與高可驅 動性特徵。

發明內容
大體而言，本發明之半導體器件包括基板、在基板中的多個源極 區域、以及連接該多個源極區域的狹長導體，該狹長導體沿著其長度定位在相鄰於該基板，以與該多個源極區域一起形成共同源極。
根據考慮以下之詳細說明並結合附加的圖式會更佳了解本發明。 從以下描述，在此技術領域具有通常技藝者將立即明了，本發明所顯 示及說明的實施例僅藉由最佳模式的示範來實現本發明。將如所了解， 在不脫離本發明之範疇下，本發明可有其它實施例，且其數個細節系 可修改及有各種明顯之態樣。因此，該等圖式及詳細說明在本質上將 視為舉例說明且不作為限制。


本發明之新穎特徵據信的特性系如附加的申請專利範圍所述。然 而，本發明本身(以及使用該較佳模式)及其進一歩目的與優點於藉由當 讀取伴隨附加圖式時參考以下示範實施例的詳細說明將會最佳了解，
圖1系DRAM內存陣列部分之概略圖式；
圖2系圖1之陣列之實施方式的剖面圖3系經過圖1之陣列之電晶體，圖標典型的汲極至源極 (drain-to-source, IDS)圖4系本發明之用於實作的電阻式內存器件的剖面圖； 圖5系圖標圖4之內存器件之操作特性之電流對電壓的繪圖； 圖6系本電阻式內存陣列之部分之概略圖式； 圖7系圖6的電阻式內存陣列之較大部分的概略圖式； 圖8系如以上所顯示及說明整合內存元的電阻式內存器件陣列之 本實施例之概略圖式；
圖9至圖23系根據圖8圖標用於製造陣列的第一實施例的製程步
驟；
圖24至圖33系根據圖8圖標用於製造陣列的第二實施例的製程 步驟；
圖34系如上所顯示及說明整合內存單元的電阻式內存器件陣列之 另一實施例的概略圖式；以及
圖35至圖55系根據圖34圖標用於製造陣列之實施例的製程步驟。
具體實施例方式
現對本發明之特定實施例詳細參考，其闡明最佳模式係為發明人 目前所深思熟慮，用於實行本發明。.在所示及說明的平面圖中，為了 清晰起見，而將一些結構移除。
圖8系根據本發明所作的電阻式內存器件陣列300之概略圖式。 應該會了解，圖8圖標該整體陣列非常小的部分。該陣列300包含復 數條字符線WL0、 WL1、 WL2、 WL3、 WL4、…及垂直該字符線之復 數條位線BL0、 BL1、…。如圖所示，共同源極線CS0系設置在字符 線WL0、 WL1之間，共同源極線CS1系設置在WL2、 WL3之間等。 如圖所示，字符線WLl.、 WL2被隔離區域ISO0所分隔、字符線WL3、 WL4被絕緣區域ISO 1所分隔。設有多個內存單元M0 、 M1 、 M2 、 M3 、…， 各內存單元包含電阻式內存器件(分別為RM0、 RM1、 RM2、 RM3、…)， 其可採用上面有關圖3與圖4所顯示及描述的形式，以及與相關電阻 式內存器件串聯之存取MOS電晶體(T0、 Tl、 T2、 T3 )。也就是，例 如，內存單元M0包含具有連接至位線BL0之一電極RM0E1的電阻式 內存器件RM0，及另一電極RM0E2，其連接至電晶體T0之汲極D0， 和連接至該共同源極線CS0之電晶體TO的源極S0。同樣地，內存單 元Ml包含具有連接至位線BL0之一電極RM1E1的電阻式內存器件 RM1，及另一電極RM1E2，其連接至電晶體T1之汲極D1，使該晶體 管之源極Sl連接至該共同源極線CS1。絕緣區域ISOO、 IS01…分割 內存器件之鄰近對。可看出已組構之該陣列300之另一內存單元且以 所示及描述之方式連接。
製造圖8之陣列300的方法系圖標於圖9至圖23。剛開始參考圖 9與圖10，.設有P型矽半導體基板302，且經由使用已知的技術，將多 個隔離n+擴散區域304至334設在該基板302中。如所示，將隔開的 氧化物帶(oxide strip)336至348設置在該基板302上，設置在該氧化物 帶336至348上方及上面的為個別的多晶矽帶350至362。下一步，參 考圖11與圖12，將介電層364設在所產生結構之上方，光阻層 (photoresist)366設在該介電層364之上方，且將該光阻層366圖案化以 在該光阻層366之間設置具有狹長開口 367、 369、 371之光阻體366A、 366B、 366C、 366D。使用剩餘的光阻作為屏蔽，將該介電層364蝕刻以在那裡設置狹長開口 368、 370、 372至下方之n+區域。於移除該光 阻後(圖13)，將金屬層374設在所產生結構之上方，該金屬層374接 觸該個別n+區域306、 312、 318、 322、 328、 334。參考圖14與圖15， 將光阻層376設在該金屬層374上方，且如圖所示，將該光阻層376 圖案化以設置狹長的光阻體376A、 376B、 376C。使用剩餘的光阻作為 屏蔽，將該金屬層374蝕刻，而移除光阻以提供圖16與圖17所示之 結構。此步驟提供分隔開的狹長金屬導體378、 380、 382，其平行於多 晶矽帶350至362，狹長金屬導體378接觸且連接該n+區域306、 322， 狹長金屬導體380接觸且連接該n+區域312、 328，以及狹長金屬導體 382接觸且連接該n+區域318與334。
接著，參考圖18與圖19，將附加的介電質設置在所產生結構之上 方以形成介電層383，光阻層384設置在該介電層383上方，且如圖所 示，該光阻層384被圖案化。使用剩餘的光阻作為屏蔽，將該介電層 383蝕刻以提供那裡開口至個別n+區域(以下說明參考開口 386、 388、 390、 392及n+區域324、 326、 330、 332，但應了解此說明亦適用於 n+區域308、 310、 314、 316)。將導電金屬栓(metal plug)394、 396、 398、 400設置在藉由此蝕刻而形成之開口 ，以分別接觸該暴露n+區域324、 326、 330、 332。將介電層402於所產生結構上方來形成且以上述方式 圖案化，用以在那裡提供開口至該個別的栓394、 396、 398、 400(圖19)。 參考圖20與圖21，該介電層402中的開口 404、 406、 408、 410部分 地填充銅412、 414、 416、 418，而與該個別的栓394、 396、 398、 400 接觸。然後將該開口 404、 406、 408、 410填充主動材料層，例如氧化 銅420、 422、 424、 426。將所產生的結構平坦化，且將例如銅帶428、 430之金屬於垂直該多晶矽帶350至362之所產生結構上方形成，如圖 所示，各帶428、 430與連續的氧化銅主動層接觸(圖22與圖23)。
該多晶矽帶350、 352、 356、 358、 362系個別存取電晶體(access transistor)434、 436、 438、 440、 442之柵極(在該柵極氧化物下方)且組 成該陣列300之字符線，而該金屬帶428、 430組成其位線。舉例，該 存取電晶體434包含n+汲極區域320、柵極350以及n+源極區域322， 而該存取電晶體436包含n+汲極區域324、柵極352、以及n+汲極區 域322。該栓394接觸存取電晶體436之汲極區域324，連接其汲極區
9域324至銅體412、氧化銅體420、以及銅位線430所組成之該電阻式 內存器件450。同樣地，該存取電晶體438包含n+汲極326、柵極356 以及n+源極區域328，而該存取電晶體440包含n+汲極區域330、柵 極358以及n+源極區域328。此栓396接觸存取電晶體438之汲極區 域326，連接其汲極區域326至由銅體414、氧化銅體422、以及銅位 線430組成之該電阻式內存器件452。該電阻式內存器件450、 452然 後定位於該源極區域306、 322與該源極區域312、 328之間，且依序 定位於該導體378與該導體380之間。該相鄰內存器件間之結構C例如 在內存器件450、 452之間)作用為陣列300中的絕緣區域。
如將看到的，各狹長金屬導體378、 380、 382系定位與該基板302 相鄰且在該基板302上，且連接以源極區域之行而配置的多個隔開源 極區域。就其本身而言，各狹長金屬導體378、 380、 382形成具有連 接至共同源極之源極區域。各導體378、 380、 382沿著其長度實質上 是直的，且該等導體378、 380、 382實質上平行且處於隔開關係。各 導體在剖面上通常是T型的，即各導體包含較窄的第一部分(例如導體 378之部分378A)而與源極區域(306, 322)接觸，該第一部分378A在剖 面寬度上系較窄於各該相關源極區域306、 322的剖面寬度。各導體進 一步包含連接至第一部分(378A)且與基板302隔開之較寬的第二部分 (例如導體378之部分378B)，其在剖面之寬度上比該第一部分的剖面 寬度更寬，使得該第一部分與第二部分合起來定義其大致T型剖面。 各導體的第二部分的部分在相鄰電晶體之柵極之部分的上面(例如導體 378之部分378B之部分在該柵極350、 352之部分的上面)。
包含如連接連續的源極區域而所組構之導體378、 380、 382大幅 減少共同源極電阻。各該導體378、 380、 382在剖面上系相當大的， 而對流經其間的電流提供最小的電阻。有了如顯示及描述之各導體 378、 380、 382之特定剖面，因為與該基板302接觸之區相當窄，所以 各導體佔用最小的基板區。同時，該導體系遠寬於遠離該基板之部分， 其中，其它未使用的區系可利用的。因此，設有符合如上述電阻式內 存器件之相當高電流需求之共同源極，同時使用最小基板區。
製造圖8之陣列300的第二方法系圖標於圖24至圖33中。參考 圖24與圖25，類似於圖9與圖10，設有p型矽半導體基板302，且經由使用己知的技術，將多個隔離n+擴散區域304至334設置在基板302 中。如圖所示，將隔開之氧化物帶336至348設置在該基板302上， 在該氧化物帶336至348之上方及上面設置個別的多晶矽帶350至 362。在進行類似於以上有關圖11至圖13所示及描述的製程步驟後， 在該金屬層374(圖26與圖27)上方設置光阻層600。該光阻層600如 圖所示而圖案化，其中設有狹長體600A、 600B、 600C，類似於先前實 施例的狹長體376A、 376B、 376C(圖14與圖15)。除此之外，作為相 同微影(UthograpWc)製程的部分，大致矩形體600D至600K亦如圖所 示而維持。使用剩餘的光阻作為屏蔽，將金屬層374蝕刻且移除光阻， 以設置如圖28與圖29所示之結構。此步驟設置平行於該多晶矽帶350 至362之分隔開狹長金屬導體602、 604、 606，狹長金屬導體602接觸 與連接該n+區域306、 322，狹長金屬導體604接觸與連接該n+區域 312、 328，以及狹長金屬導體606接觸與連接該n+區域318、 334，類 似於先前的實施例。此外，此製程形成導電金屬基座(pedesta1)608至 622，而與該基板302中的個別n+區域308、 310、 314、 316、 324、 326、 330、 332接觸。各基座(雖然不是狹長的)在構造上與剖面系類似於導 體602、 604、 606。也就是說，各基座在剖面上系大致T形的，亦即， 各基座包含相當窄的第一部分(例如與汲極區域(324)接觸之基座616的 第一部分616A)，該第一部分616A在剖面上寬度系較窄於該相關汲極 區域324的剖面寬度。各基座進一步包含相當寬的第二部分(例如連接 至該第一部分616A之基座616的第二部分616B),其與該基板302分 隔開，而在剖面寬度上較寬於該第一部分616A的剖面寬度，使得該第 一與第二部分合起來定義其大致T型的剖面。
接著(圖30與圖31)，在所產生結構上方設置介電層628，且將介 電層628圖案化，用以對該基座(圖31所示之開口 630至636)設置開 口 。銅電極640至646與主動區域648至654系形成於如前所示及描 述的開口中，且設有銅位線656、 658(圖32與圖33)。
將可看到該基座608至622取代先前實施例之導電栓，且使用如 形成該導電體378至382之相同屏蔽歩驟來形成。因此，本發明方法 比先前方法需要更少的製程歩驟。
圖34系根據本發明而作出電阻式內存器件700之另一實施例之概
ii略圖式。將會了解，圖34圖標該整個陣列之非常小的部分。該陣列700 包含複數條字符線WLO、 WL1、 WL2、…，以及垂直該字符線之複數 條位線BL0、 BL1、 BL2、 BU、 BL4、 BL5、 BL6、 BL7、…。設有多 個內存單元MEMO、 MEM1、 MEM2、 MEM3…，各內存單元包含可採 用以上關於圖3與圖4所顯示及描述的形式(包含第一與第二隔開電極 及其間和與之接觸之主動區域)的電阻式內存器件(例如，內存單元 MEM0的電阻式內存器件RM0等)、與之串聯之二極體(例如，與內存 器件RM0串聯之二極體DIO等)、以及存取電晶體(例如，存取電晶體 TR0)。該內存器件MEMO、 MEM1、 MEM2、 MEM3連接至該個別位 線BL0、 BL]、 BL2、 BL3，且二極體DIO、 DIl、 DI2、 DI3經由共同 線CL與該電晶體TR0之汲極D0連接個別的內存器件MEM0、MEM1 、 MEM2、 MEM3，且各二極體系向前而指向與從其相關位線至該電晶體 TRO之汲極DO同方向。將如所看到的，多組位線與電阻式內存器件-二極體(device-diode)的結構繫結合單一、大區之電晶體(在本例子中， 四組內存器件與結合電晶體之串聯二極體)，且各此種內存器件-二極體 的結構與電晶體之汲極連接位線。該字符線WLO系連接至該電晶體 TRO之柵極。位線BLO、 BL1、 BL2、 BL3之群組系藉由開關電晶體 ST1來存取，該開關電晶體ST1將感測與寫入放大器SA、 WA連接至 可被個別開關電晶體ST2、 ST3、 ST4、 ST5連接至個別位線BLO、 BL1、 BL2、 BL3之線路。例如，為了選擇內存單元MEM1，選取了字符線 WLO，關閉開關ST1，關閉開關ST3，而打開開關ST2、 ST4、 ST5， 使得位線BL1被選取。於程序化內存單元MEM1之內存器件RMO中， 電壓系經由開關ST1與開關ST3施加至位線BL1，且該電晶體TRO之 源極SO系接地，亦即，將共同源極CS接地。然後相對大的電流通過 該內存器件MEM1與該二極體DI1(與此種電流同方向之前向偏壓)至 該電晶體TRO之汲極DO，並且至其接地源極SO。
在此高電流程序化情況下，大電晶體TRO提供高電流可驅動性以 便達成該內存器件適當與快速的程序化。此大電晶體TRO(可操作連接 此群組中之其它單元)對該群組之任何內存單元提供相同的優點。
該未選取的內存單元之二極體確保流動於該共同線CL中(從該選 取的內存單元MEM1)的電流不能經由其它電阻式內存器件流回，該電流(若允許該電流流動)可能不需要改變此種內存器件之狀態。
圖34之陣列700的製造系圖標於圖35至圖55中。最初參考圖35 與圖36,設有p型矽半導體基板701，且經由使用已知的技術，使用 氮化矽屏蔽(702， 704, 706, 708, 710)，設置隔開的柵極氧化物帶712、 714、 716、 718、 720，及金屬帶722、 724、 726、 728、 730，以及多個 隔離n+擴散區域732至754設置於基板701中，該n+擴散區域732至 742系藉由矽溝槽絕緣區域756將該n+擴散區域744至754分隔開。 接著，參考圖37與圖38，將氮化矽層758設置在所產生結構上方，並 且將氮化矽層758平坦化以提供實質上平坦的上表面。將光阻層760 設置在該氮化物層758上方，且如圖所示圖案化該光阻層760(圖39與 圖40)。使用剩餘的光阻作為屏蔽，將氮化層758蝕刻以設置其間狹長 開口 762、 764，該開口 762暴露n+區域736、 748，該開口 764暴露 n+區域742、 754(圖41與圖42)。於移除該光阻760後，將例如鎢之金 屬層766設置在所產生結構上，該金屬層766接觸且連接該n+區域736、 748、 742、 754(圖43與圖44)。將光阻層768設置在該金屬層766上 方，且如圖所小-將該光阻層768圖案化(圖45與圖46)。使用剩餘的光 阻作為屏蔽，將該金屬層766蝕刻以對氮化層758(圖47與圖48)設置 其間的開口 780至802，將該金屬層766圖案化同時保持該金屬層766 之碟狀(plate-like)構造。
參考圖49與圖50，將另一氮化矽層804設置於所產生結構上，且 使用適當的光阻屏蔽技術，將開口 806至822蝕刻穿過該氮化層804 及該氮化層758至該基板701中的n+區域(圖50所示之開口 812、814、 816，其將作為所有開口 806至822的例子，且至此之相關製程)。P型 矽區域824、 826、 828系成長於該基板701之個別n+區域734、 738、 740上的開口812、 814、 816中(圖51)。鴇栓830、 832、 834系分別形 成於該個別的開口812、 814、 816中，並且分別在該p型矽區域824、 826、 828之上且與之接觸，以及將銅體836、 838、 840設置於該開口 812、 814、 816中，且在該個別的鎢栓830、 832、 834之上且與之接觸 (圖52與圖53)。進行氧化製程以在該個別銅體836、 838、 840上形成 氧化銅842、 844、 846，且銅位線850(複數條銅位線848、 850、 852 之其中一者，系形成於之前所描述之結構上方)接觸該暴露的氧化銅842、 844、 846(圖54與圖55)(金屬帶724、 726、 728系如先前所示出 及描述之該字符線)。
在與圖34 —致的此實施例中，各內存器件-二極體的結構系由n+ 區域和與之(二極體)接觸之p型矽區域、和銅體、氧化銅部分、以及銅 位線(內存器件)、串聯連接該二極體與內存器件之該鎢栓所組成。
該n+區域736、 748、 742、 754均為該碟狀金屬導體766所共同連 接的源極區域，該碟狀金屬導體766具有與這些源極區域接觸的部分， 和將該基板701分隔開之其它部分，以及連接至與該源極區域接觸之 部分。如將看到的，該碟狀導體766與源極區域736、 748、 742、 754 一起形成共同源極。如上所示及描述的碟狀導體766經由將該基板701 分隔開之部分定義開口 780至802，其中，該電阻式內存器件經由該碟 狀導體766中的個別開口與該基板701相通。類似於先前的實施例， 將絕緣區域(例如絕緣區域756)設置於相鄰多個源極區域之間。
如上所述使用屏蔽技術，將會看到該基板701之接點系自行對準 於該個別n+源極區域(使用氮化矽作為屏蔽)，使得這些接點以有效方 式達成適當的配置。
本發明之實施例之前面描述已提出用於示範及說明的目的。該描 述並非要徹底或將本發明限制成揭露之精確形式。鑑於以上教示，其 它的修改或變化是可能的。
所選擇及描述的實施例系用以提供本發明之原理的最佳示範及其 實際應用，從而使在此技術領域具有通常知識者能在各種實施例中利 用本發明且使用各種修改如適用於深思過的特定使用。所有此種修改 與變化均在本發明之範疇內，而如附加的申請專利範圍所決定，同時 根據其所賦予之正當、合法及平等之廣度來詮釋。
權利要求
1、一種半導體器件，包括基板(302)；在該基板(302)中的多個源極區域；以及連接該多個源極區域的狹長導體(378)，該狹長導體(378)沿著其長度相鄰於該基板(302)被定位，從而與該多個源極區域一起形成共同源極。
2、 如權利要求1所述的半導體器件，其中，該導體(378)包含與各該多 個源極區域接觸的第一部分(378A)，以及連接至該第一部分(378A)以及 與該基板(302)分隔開的第二部分(378B)，該第二部分(378B)的剖面寬度 比該第一部分(378A)寬。
3、 一種半導體器件，包括基板(302);在該基板(3 02)中的第 一 多個源極區域； 在該基板(302)中的第二多個源極區域；連接該第一多個源極區域以及定位在該基板(302)上的第一導體 (378);以及連接該第二多個源極區域以及定位在該基板(302)上的第二導體 (380)。
4、 如權利要求3所述的半導體器件，其中，各該第一與第二導體(378， 380)具有狹長的實質上筆直的配置。
5、 如權利要求4所述的半導體器件，其中，該第一與第二導體(378, 380) 是實質上平行以及為分隔開的關係。
6、 一種半導體器件，包括基板(701);在該基板(701)中的第一多個源極區域； 在該基板(701)中的第二多個源極區域；碟狀導體(766)，包括第一多個部分，該第一多個部分的其中一部分連接該第一多個源極區域以及定位在該基板(701)上，該第一多個部分的其中另一部分連接該第二多個源極區域以及定位在該基板(701)上；該碟狀導體(766)進一歩包括連接該第一多個部分的第二多個部 分，該第二多個部分與該基板(701)分隔開。
7、 如權利要求6所述的半導體器件，其中，該碟狀導體(766)定義穿通 其中的開口，以及該半導體器件進一步包括在該基板(701)上方的電阻 式內存器件，該電阻式內存器件通過該碟狀導體(766)中的該開口與該 基板(701)相通。
8、 一種內存陣列(700)，包括字符線CWL);多個位線(BL);電晶體(TR)，包括第一與第二端以與柵極，該字符線(WL)將該柵 極連接至該電晶體CTR:);將第一位線(BL)與該電晶體(TR)的該第一端互連的第一結構，該 第一結構包括電阻式內存器件(RM);將第二位線(BL)與該電晶體(TR)的該第一端互連的第二結構，該 第二結構包括電阻式內存器件(RM)。
9、 如權利要求8所述的內存陣列(700)，其中，該第一結構進一步包括 與該電阻式內存器件(RM)串聯的二極體(DI)，以及該第二結構包括與 該電阻式內存器件(RM)串聯的二極體(Di:)。
全文摘要
在本發明的電阻式內存陣列中，包含的有基板、於該基板中的多個源極區域、以及連接該多個源極區域之導體，該導體系定位在相鄰於該基板，以與多個源極區域一起形成共同源極。在一實施例中，該導體具有T形剖面的狹長金屬體(elongated metal body)(378)。在另一實施例中，該導體系碟狀(plate-like)金屬體(766)。
文檔編號H01L27/10GK101449379SQ200780018096
公開日2009年6月3日 申請日期2007年4月5日 優先權日2006年4月27日
發明者M·田口 申請人:斯班遜有限公司