異步模數轉換器的製作方法
2024-03-03 12:00:15
所披露的實施例總體上涉及模數轉換器(ADC)的領域。更具體地，而不是作為任何限制，本披露內容涉及用於異步ADC的新架構。
背景技術：
各種各樣的模數轉換器(ADC)可用於不同的採樣率和解析度的不同應用，包括同步和異步ADC。同步ADC由全局時鐘驅動，並以固定間隔對信號進行採樣，而異步ADC是無時鐘的。異步ADC(AADC)能夠分為兩類：異步邏輯類型和異步模擬類型。在異步邏輯型ADC中，以固定的間隔對輸入進行採樣。但是，將輸入模擬量轉換成數字量的時間通常是異步的。在異步模擬型ADC中，不對輸入進行採樣；而是將連續時間輸入與參考量連續地進行比較。在這種類型的ADC中，輸入輸出(I/O)能夠是真正異步的，雖然異步輸出能夠被進一步重新定時以使數字接口是同步的。
技術實現要素：
本專利申請披露了用於AADC的新架構。模擬差分輸入端被連接到對應連續時間加法器的第一輸入端，連續時間加法器的第二輸入端被連接到來自電壓數模轉換器(DAC)的差分信號。每個加法器的輸出是對應模擬輸入和DAC輸出的連續時間差。加法器的輸出的過零由連續時間比較器檢測，所述連續時間比較器的異步輸出是包括在過零時刻的DAC代碼和發生過零時的時間的二元組。還使用誤差估計器來監測所述加法器輸出。如果模擬輸入等於DAC輸出，則DAC代碼是模擬輸入的真實表示，其中誤差為零。然而，只有在加法器輸出過零時，該誤差才為零。誤差估計器用於檢查模擬輸入和DAC之間的最大誤差。一旦誤差估計器檢測到突破誤差的上限，則所述誤差估計器就向判定塊發信號以產生控制信號和使能信號來控制適當的電路。這些信號用於改變DAC代碼，其方式為使得在加法器的輸出處促成過零。由於DAC代碼以跟蹤輸入信號的方式改變，加法器的輸出處的總誤差在上限內恢復，該總誤差也稱為跟蹤誤差。
在一個方面，披露了一種異步模數轉換器(AADC)的實施例。所述AADC包括：數模轉換器(DAC)；連續時間比較器，所述連續時間比較器提供包括所述DAC的數字值和時間值的輸出；以及第一和第二連續時間加法器，所述連續時間加法器各自經連接以在第一輸入端上接收模擬差分輸入、在第二輸入端上接收所述DAC的差分輸出、並且將所述模擬輸入與所述DAC的輸出之間的差提供至所述連續時間比較器和誤差估計器；其中所述連續時間比較器響應於所述模擬輸入與所述DAC的輸出之間的差為零，提供輸出。
在又一方面，披露了一種操作異步模數轉換器(AADC)的方法的實施例。所述方法包括：在加法器處從模擬差分輸入信號減去數模轉換器(DAC)的差分輸出，以向連續時間比較器的第一和第二輸入端提供差分差異信號；確定所述差分差異信號是否相等；響應於所述差分差異信號相等，輸出所述DAC的當前值和時間戳；跟蹤所述差分差異信號之一以確定最大誤差；以及基於所述最大誤差使所述DAC的值遞增。
所披露的ADDC和方法包括以下優點：
●比常規ADC具有更多的有效位數(ENOB)；
●使用大量的功率來驅動大多數ADC的採樣和保持(S/H)輸入；在所披露的AADC中，去除了S/H；以及
●活動相關的信號功率，其中當信號不變時使用較低的功率。
附圖說明
以附圖部分中的這些圖通過舉例的方式而非通過限制性的方式展示了本披露內容的實施例，在附圖中類似的附圖標記指示相似的元件。應當指出的是，此披露中對於「一個(a/one)」或實施例的不同引用不必引用相同的實施例，並且這樣的引用可以是指至少一個。此外，當結合實施例描述特定特徵、結構或特性時，所主張的是，結合無論是否明確描述的其他實施例實現這樣的特徵、結構或特性落在本領域技術人員的知識範圍內。
結合在說明書中並構成其一部分的附圖展示了本披露內容的一個或多個示例性實施例。從以下具體實施方式結合所附權利要求並參考附圖將理解本披露內容的各種優點和特徵，在附圖中：
圖1A描繪了根據本披露內容的一個實施例的異步ADC的示例；
圖1B描繪了根據本披露內容的一個實施例的異步ADC的示例；
圖2描繪了根據本披露內容的一個實施例的異步ADC的示例；
圖3描繪了提供連續時間加法器和DAC的功能的結構；
圖4突出顯示了上電時圖2的ADC內的狀況；
圖5突出顯示了正常運行過程中圖2的ADC內的狀況；
圖5A和圖5B描繪了與圖1和圖2的ADC相關聯的不同信號；
圖6描繪了根據本披露內容的一個實施例的在仿真中與圖2的ADC相關聯的不同信號；並且
圖7描繪了根據本披露內容的一個實施例的執行模數轉換的方法。
具體實施方式
現在將參照附圖詳細地描述本發明的具體實施例。在本發明的以下詳細說明中，闡述了大量的具體細節以提供對本發明的更透徹的理解。然而，本領域技術人員將清楚的是，在沒有這些具體細節的情況下，也可以實施本發明。在其他情況下，沒有詳細描述公知的特徵，以避免不必要地使描述複雜化。
現在參考附圖，更具體地參考圖1A，披露了根據本披露內容的一個實施例的概括的示例ADC 100A。ADC 100A包括異步前端(Asynchronous Front End，AFE)102，所述異步前端接收模擬差分輸入122並且輸出異步數字輸出124。AFE 102接收來自控制邏輯模塊116的控制信號126，並且向誤差估計器112提供差分誤差信號128，如下面將討論的。誤差估計器112將信號130發送至判定塊114，而判定塊114向控制邏輯模塊116提供使能信號EN和控制信號CTRL。
AFE 102包括DAC 108、連續時間加法器110A、110B以及連續時間比較器104。每個連續時間加法器110A、110B在第一輸入端處接收模擬差分輸入122，並且在第二輸入端處接收電壓DAC 108的差分值。每個連續時間加法器110A、110B的輸出是模擬輸入和DAC 108輸出的連續時間差，所述連續時間差被提供至連續時間比較器104。當連續時間比較器104檢測到連續時間加法器110A、110B的輸出過零時，連續時間比較器104輸出包括在過零時間的DAC代碼和發生過零時的時間的二元組。
連續時間加法器110A、110B的輸出128A、128B還被提供至誤差估計器112。如果模擬輸入122等於DAC輸出，則DAC代碼是模擬輸入的真實表示，並且誤差為零。然而，只有在連續時間加法器110的輸出128過零時，該誤差才為零。誤差估計器112用於跟蹤模擬輸入122和DAC 108的輸出之間的最大誤差。一旦誤差估計器112檢測到突破誤差的上限，誤差估計器112向判定塊114發信號以產生適當的CTRL和EN信號來控制適當的電路。
控制邏輯模塊116包含接收使能信號EN的振蕩器118和接收控制信號CTRL的UP/DN計數器和掩碼邏輯120(以下簡稱為UP/DN計數器120)。EN和CTRL信號用於改變DAC代碼，其方式為使得在連續時間加法器的輸出處促成過零，如下面將更詳細地解釋的。應理解的是，提供該概括的實施例是為了解釋異步ADC的功能，而並不限制具體實施例。如將看到的，在下面討論具體實施方式時，框圖中的給定框的功能可以被分成多個框，和/或這些框圖中的兩個或更多個框的功能可以至少部分地集成。另外，可以在所展示的框之間添加/插入其他框。
圖1A所示的實施例包括差分輸入，儘管這對於ADC的操作不是必需的，如圖1B所示。圖1B的實施例總體上與圖1A的實施例相同，除了下面特別指出的地方。在ADC 100B中，單一連續時間加法器110在第一輸入端處接收單端模擬輸入122，並且在第二輸入端處接收電壓DAC 108的值。連續時間加法器110的輸出是模擬輸入和DAC 108輸出的連續時間差並且被提供至連續時間比較器104的非反相輸入端上。連續時間比較器104的反相輸入端接收參考值，在本實施例中該參考值為接地。電路的其餘部分保持不變。應理解的是，差分輸入和單端輸入都可以與以下所示的具體實施例一起使用。
接下來轉到圖2，示出了根據本披露內容的一個實施例的示例性實施方式。在該實施例中，ADC 200包括AFE 202、估計器212以及控制模塊238。AFE包括連接時間加法器210，這些連續時間加法器經連接以接收模擬差分輸入222和DAC 208的差分輸出，並且向連續時間比較器204的輸入節點提供差分輸出。如在前面的示例中，使用連續時間比較器204來比較連續時間加法器210的差分輸出以提供異步輸出224。通過UP/DN計數器220來控制用於DAC 208的DAC代碼。當模擬差分輸入222等於DAC 208的差分輸出時，連續時間比較器204的這些輸入共模，即，REF/2。由於兩個模擬差分信號222都包括共模電壓，連續時間比較器204將所述比較看作為過零並且提供包括DAC值和時間戳的輸出。連續時間比較器204能夠在正常功率模式或低功率模式下操作；該設置通過控制模塊238來控制。
連續時間加法器210的輸出通過在積分器242處接收到的誤差信號228被提供至估計器212。積分器242對誤差信號228進行積分，即，在時間上對該信號求和。積分器242包括放大器244，所述放大器在非反相輸入端上接收誤差信號228並且在反相輸入端上經由電阻器246接收REF/2。放大器244的輸出端和反相輸入端與電容器C1和開關S1並聯連接以形成積分器242。最初，積分器的輸出將是共模。當信號開始移動時，誤差被積分並提供至子範圍/分級比較器(sub-ranging Comparator)240。
子範圍比較器240包括比較器248、250、252，這些比較器各自在一個輸入端上接收經積分的誤差信號並且在另一個輸入端上接收參考電壓REF/4、REF/2、3*REF/4之一。當比較器248檢測到經積分的誤差已經越過下閾值(例如，REF/4)時，將DN信號發送到控制模塊238。類似地，當比較器252檢測到經積分的誤差已經越過上閾值(例如，3*REF/4)時，將UP信號發送到控制模塊238。當比較器250檢測到經積分的誤差信號已經越過共模電壓REF/2時，將復位信號RST發送到控制模塊238。
控制模塊238包括與圖1的模塊118、120相對應的環形振蕩器218和UP/DN計數器220、以及觸發器254、256。觸發器254在經積分的誤差越過3*REF/4閾值時在S輸入端上接收UP信號並且在經積分的誤差越過REF/2時在R輸入端上接收復位信號RSTb。觸發器256在經積分的誤差越過REF/4閾值時在S輸入端上接收DN信號並且在經積分的誤差越過REF/2時在R輸入端上接收復位信號RST。來自觸發器254、256的輸出各自被發送到環形振蕩器218和UP/DN計數器220兩者，在所述環形振蕩器和UP/DN計數器中這兩個信號一起用作使能信號EN和控制信號CTRL。
當模擬差分輸入222不改變時，環形振蕩器218具有低活動性，因此該模塊中的功率消耗與信號活動有關。當被激活時，根據接收到的信號UP_DAC或DN_DAC來決定UP/DN計數器220的極性，並且UP/DN計數器220開始自由運轉操作，在每個時鐘使DAC 208遞增或遞減。DAC 208的輸出表現得像線性斜坡。環形振蕩器218和UP/DN計數器220的操作繼續，直到已經生成RST信號。通過環形振蕩器218生成UP/DN計數器220的時鐘。在至少一個實施例中，ADC 200的不同塊能夠掉電或預先上電以降低功率消耗。這些動作能夠是基於子範圍比較器200的輸出，即，Up/Down/RST。在一個實施例中，當跟蹤誤差較低時，比較器204能夠被配置成低功率模式。在所述跟蹤誤差越過誤差的上限或下限時，比較器204喚醒以比較加法器210的輸出的過零。在獲得異步輸出之後，比較器進入低功率模式。
圖3披露了AFE 102的一個實施例，其中DAC 108和連續時間加法器110被集成到單一結構300中。在該圖中，結構300在視覺上被虛線M分成兩個部分。在虛線M的左側是八個電容器338，每個電容器具有電容值C；電容器338實現通過作為信號126發送的DAC代碼來控制的DAC。電容器338的下極板各自可分開地連接到地(GND)或參考電壓(REF)。在虛線M的右側是具有對應電容值4C、2C、C和C的四個電容器339。電容器339表示模擬輸入122。4C電容器339可連接到模擬輸入端或REF，而2C和C電容器339單獨可連接到模擬輸入端或地(GND)。所有電容器338、339的上極板被連結在一起以形成節點N，表示連續時間加法器。當操作開始時，結構300被自動調零。為了執行自動調零，DAC代碼被設置為中間值，即這些電容器338中的一半連接到GND，而這些電容器338中的另一半連接到REF。假設電壓共模(VCM)等於REF/2，電容器339中的一半連接到GND，並且電容器339中的一半連接到REF。在至少一個實施例中，4C電容器339被連接到REF，並且2C和C電容器339被連接到GND。同時，開關S2閉合以將這些電容器338、339的上極板連接到VCM。這種配置確保節點N上的電壓為VCM。
在結構300的正常運行過程中，開關S2斷開，使得節點N是自由懸浮的，並且每個電容器339連接到模擬輸入端。如果表示DAC的電容器338全部被設置為接地，如圖3所示，則節點N的值將反映模擬輸入。在DAC代碼循環時，連接到參考電壓的每個新電容器338將使電容器338的下極板的電容改變REF/8。然而，由於電容器338僅表示頂極板的一半，所以節點N上的變化是REF/16。當DAC代碼遞增時，節點N反映模擬輸入減去DAC代碼的值；這個值能夠在中點M處獲取。
圖4展示了上電時圖2的ADC，並且突出顯示了不同元件的初始狀態。最初，ADC 400的模擬輸入422和輸出424都是未知的。DAC 408以默認代碼上電。環形振蕩器418上電，但尚未激活。放大器444復位並且開關S1閉合以使由放大器444、電容器C1和開關S1形成的積分器復位，從而確保了來自積分器的輸出的初始值為REF/2。比較器448、452各自初始化為零，而比較器450的值是未知的。
圖5展示了在正常運行過程中的圖2的ADC並且突出顯示了電路中不同位置處的信號值。值得注意的是，在ADC 500中，當模擬差分輸入522之間的差為零時，連續時間加法器510的每個輸出端上的電壓為VCM，即REF/2。因此，當DAC代碼完美地跟蹤模擬輸入522時，誤差信號528將為REF/2。放大器544從誤差信號528上接收到的信號中減去REF/2，這代表跟蹤誤差。當跟蹤完美時，積分器的輸出564則為零，但如果存在跟蹤誤差，則輸出564使該誤差累積。當誤差大時，累積誤差將快速觸發比較器548在信號DN上提供「1」、或者觸發比較器552在信號UP上提供「1」。當誤差小時，所累積的誤差花費較長時間來觸發比較器548、552之一。觸發DN信號會觸發環形振蕩器518振蕩，並且觸發DAC計數器向下(down)計數。類似地，觸發UP信號會觸發環形振蕩器518振蕩，並且觸發DAC計數器向上(up)計數。跟蹤所累積的誤差而不是瞬時誤差，將確保環形振蕩器518和UP/DN計數器520定期觸發，但是當信號恆定或緩慢改變時允許這些模塊使用的功率下降。
圖5A示出了在ADC 500的運行過程中產生的若干個信號，但是應當指出的是，這些信號僅用於說明而不是按比例繪製的。在該圖的上部，模擬輸入522被示為虛線，而DAC輸出562被示為實線。積分器輸出564被示出在其他兩個信號的下方。最初，模擬輸入522已經緊密跟蹤DAC輸出562，雖然在沒有具體示出的某個時間段上累積了小的誤差。隨著模擬輸入522開始向上移動，積分器輸出564開始急劇上升，直到該值越過3*REF/4，從而觸發UP信號。一旦UP被觸發，觸發器554接收該信號並且向環形振蕩器518和UP/DN計數器520兩者發送UP_DAC信號，從而致使環形振蕩器518每次嘀嗒響(tick)時DAC計數器向上遞增。DAC輸出562將繼續遞增，直到恢復信號RST被觸發。為了觸發RST，需要將累積的誤差驅動回到REF/2。在該示例中，初始DAC電壓低於模擬輸入，因此積分器觸發UP。隨著DAC代碼遞增，跟蹤誤差越過零並且稍微超越，致使瞬時誤差的符號(sign)反轉，並且所累積的誤差下降直到RST被觸發。當DAC等待模擬輸入越過時，在復位後發生第二次過零。因此，在該示例中，只要模擬輸入522繼續上升，每當觸發DAC時將發生兩次過零。對於這兩次過零，提供適當的異步二元組作為異步輸出，儘管如前所述，特定的實施方式可以確定在DAC移動時忽略過零。
如圖5A所示，當DAC輸出562上升時，誤差反轉符號，並且積分器輸出564穩定並隨後下降。一旦所累積的誤差下降到REF/2以下，比較器550觸發RST信號。當發生這種情況時，所有異步時鐘活動都停止，並且DAC輸出562不再遞增。然後，電路等待DAC輸出562和模擬輸入522越過，觸發異步輸出。當模擬輸入522下降時，發生相同的過程，除了積分器輸出564將越過REF/4從而觸發DN信號。當DN信號被觸發時，觸發器556接收該信號並且向環形振蕩器518和UP/DN計數器520兩者發送DN_DAC信號，從而致使環形振蕩器518每次嘀嗒響時DAC計數器遞減，直到RST信號再次被觸發。
圖5B再次示出了模擬輸入522和DAC信號562，這次指出若干個過零點Z1和Z2。在Z1處，當DAC代碼移動時，發生過零。假設DAC代碼改變一個最低有效位(LSB)，淨餘量應小於一個LSB；因此，這一點應精確到一個LSB。在ADC 500的至少一個實施例中，DAC信號562移動時的過零被忽略。在Z2處，當過零發生時，DAC信號562是穩定的，觸發異步轉換和二元組輸出。
圖6展示了在仿真過程中ADC的不同信號，並且參照圖2加以解釋。圖表600被分成上、中間、下三個部分。中間部分示出模擬差分輸入222，其在該圖中標記為INM和INP並且在100kHz下操作。上部示出了差分信號OUTM和OUTP，這些差分信號是加法器210的輸出並且還將誤差信號提供至積分器242。下部示出了時鐘CLK的活動和輸出OUT，即環形振蕩器218和輸出124。在時間等於1毫秒時，模擬輸入INM和INP開始移動和發散。同時，誤差信號OUTM和OUTP開始增長，並且它們的值由積分器242進行積分。不久之後，累積誤差越過一個閾值並且觸發時鐘CLK，使得環形振蕩器218振蕩，並且UP/DN計數器220使DAC代碼遞增一段時間。隨著DAC碼遞增，可以看出，誤差信號OUTM和OUTP被反轉，直到累積誤差達到REF/2，此時比較器250觸發復位信號RST並且時鐘活動停止。可以看出，誤差信號OUTM、OUTP達到零並且稍微超越，從而允許DAC活動停止。OUTM和OUTP在時鐘信號停止的時間附近具有第一次過零並且在DAC不活動時具有第二次過零；在這兩個時刻，輸出OUT(即輸出信號224)被觸發。隨著模擬輸入信號繼續改變，重複該過程。可以看出，除了當模擬輸入INM、INP變化非常緩慢或反轉方向時，每當時鐘被觸發，都發生兩次過零。
圖7是展示了操作ADC的方法700的流程圖。最初，該方法在連續時間加法器處從模擬差分信號減去(705)數模轉換器(DAC)的差分輸出，以向連續時間比較器的第一和第二輸入端提供差分差異信號。連續時間比較器確定(710)所述差分差異信號是否相等。響應於所述差分差異信號相等，輸出(715)所述DAC的當前值和相關聯的時間戳。跟蹤(720)這些差分差異信號之一以確定最大誤差，並且基於所述最大誤差使DAC的值遞增(725)。
儘管已經詳細地示出和描述了多個不同實施例，但權利要求書並不限於任何特定的實施例或示例。上述詳細說明中的任何一者都不應被解讀為暗示任何特定的部件、元素、步驟、動作或功能是必要的，以使得其必須包括在權利要求的範圍內。除非另有明確說明，否則以單數形式提及的元件不旨在意指「一個且僅一個」，而是「一個或更多個」。本領域普通技術人員已知的上述實施例的元素的所有結構和功能等同物都通過引用明確地併入本文，並且旨在由本權利要求所涵蓋。因此，本領域技術人員將認識到，本文所描述的示例性實施例能夠在所附權利要求的精神和範圍內以各種修改和變化來實施。