Cmos納米線結構的製作方法

2023-05-21 06:26:26 2

Cmos納米線結構的製作方法【專利摘要】描述了互補金屬氧化物半導體納米線結構。例如，第一半導體器件包含設置於基底以上的第一納米線。所述第一納米線在所述基底以上的第一距離處具有中點，並且所述第一納米線包含分離的溝道區和在所述分離的溝道區的任一側上的源區和漏區。第一柵電極疊層完全圍繞所述第一納米線的所述分離的溝道區。所述半導體結構還含第二半導體器件。所述第二半導體器件包含設置於所述基底以上的第二納米線。所述第二納米線在所述基底以上的第二距離處具有中點，並且所述第二納米線包括分離的溝道區和在所述分離的溝道區的任一側上的源區和漏區。所述第一距離不同於所述第二距離。第二柵電極疊層完全圍繞所述第二納米線的所述分離的溝道區。【專利說明】CMOS納米線結構【
技術領域：
】[0001]本發明的實施例是納米線(nanowire)半導體器件領域，並且特別是互補金屬氧化物半導體(CMOS)納米線結構。【
背景技術：
】[0002]對於過去的數十年，集成電路中的特徵的按比例製作(scaling)是不斷增長的半導體工業後面的驅動力。按比例製作至越來越小的特徵使得能夠在半導體晶片的有限的佔用面積(realestate)上實現功能單元的增大的密度。例如，縮小電晶體尺寸容許在晶片上併入增大數量的存儲器件，適於以增大容量製造產品。然而，對不斷增大的容量的驅動不是沒有問題的。必需優化每一個器件的性能變得日益重要。[0003]隨著微電子器件尺度按比例製作越過15納米(nm)的節點，保持遷移率提高和短溝道控制在器件製造中提供了挑戰。用於製造器件的納米線提供了提高的短溝道控制。例如，矽鍺(SixGe1J納米線溝道結構(其中，x〈0.5)在適用於利用較高電壓操作的許多常規產品中的相當大的(respectable)Eg處提供了遷移率增高。此外,娃鍺(SixGe1J納米線溝道(其中，x>0.5)在例如適合用於移動/手持領域中的低電壓產品的較低Eg處提供了增高的遷移率。[0004]許多不同的技術已經嘗試提高電晶體的遷移率。然而，在對於半導體器件的電子和/或空穴遷移率提高的領域中仍然需要顯著的提高。【
發明內容】[0005]本發明的實施例包括互補金屬氧化物半導體(CMOS)納米線結構。[0006]在實施例中，第一半導體器件包含設置於基底以上的第一納米線。所述第一納米線在所述基底以上的第一距離處具有中點，並且所述第一納米線包含分離的溝道區和在所述分離的溝道區的任一側上的源區和漏區。第一柵電極疊層完全圍繞所述第一納米線的所述分離的溝道區。所述半導體結構還含第二半導體器件。所述第二半導體器件包含設置於所述基底以上的第二納米線。所述第二納米線在所述基底以上的第二距離處具有中點，並且所述第二納米線包括分離的溝道區和在所述分離的溝道區的任一側上的源區和漏區。所述第一距離不同於所述第二距離。第二柵電極疊層完全圍繞所述第二納米線的所述分離的溝道區。[0007]在另一實施例中，一種半導體結構包含第一半導體器件。所述第一半導體器件包含設置於基底以上的第一納米線。所述第一納米線具有分離的溝道區和在所述分離的溝道區的任一側上的源區和漏區。所述分離的溝道區由半導體主幹材料構成。第一柵電極疊層完全圍繞所述第一納米線的所述分離的溝道區。所述半導體結構還包含第二半導體器件。所述第二半導體器件包含設置於所述基底以上的第二納米線。所述第二納米線具有分離的溝道區和在所述分離的溝道區的任一側上的源區和漏區。所述分離的溝道區由所述半導體主幹材料以及未包含於所述第一半導體器件的所述溝道區中的圍繞包覆材料層。第二柵電極疊層完全圍繞所述第二納米線的所述分離的溝道區。[0008]在另一實施例中，一種製造CMOS納米線半導體結構的方法，所述方法包含於基底以上形成第一有源層，所述第一有源層具有第一晶格常數。在所述第一有源層上形成第二有源層，所述第二有源層具有大於所述第一晶格常數的第二晶格常數。從所述第一有源層形成第一納米線。所述第一納米線包含分離的溝道區和在所述分離的溝道區的任一側上的源區和漏區。從所述第二有源層形成第二納米線。所述第二納米線包含分離的溝道區和在所述分離的溝道區的任一側上的源區和漏區。形成第一柵電極疊層，所述第一柵電極疊層完全圍繞所述第一納米線的所述分離的溝道區。形成第二柵電極疊層，所述第二柵電極疊層完全圍繞所述第二納米線的所述分離的溝道區。【專利附圖】【附圖說明】[0009]圖1A示例了根據本發明的實施例的基於納米線的半導體結構的三維橫截面視圖；[0010]圖1B示例了根據本發明的實施例的圖1A的基於納米線的半導體結構的沿a-a』軸取得的橫截面溝道視圖；[0011]圖1C示例了根據本發明的實施例的圖1A的基於納米線的半導體結構的沿b-b』軸取得的橫截面間隔物視圖；[0012]圖2示例了根據本發明的實施例的CMOS基於納米線的半導體結構的橫截面視圖；[0013]圖3A-3F示例了根據本發明的實施例的表示製造CMOS納米線半導體結構的方法中的各種操作的三維橫截面視圖；[0014]圖4示例了根據本發明的實施例的另一CMOS基於納米線的半導體結構的三維橫截面視圖；[0015]圖5A和5B不例了根據本發明的另一實施例的表不製造另一CMOS納米線半導體結構的方法中的各種操作的橫截面視圖；[0016]圖6示例了根據本發明的實施例的示例在CMOS納米線結構的製造中在納米線上形成包覆層的數個途徑的橫截面視圖；[0017]圖7示例了根據本發明的一個實施的計算器件。【具體實施方式】[0018]描述了互補金屬氧化物半導體(CMOS)納米線結構。在以下描述中，提出了諸如具體的納米線集成和材料狀況(regime)的許多具體細節，以提供對本發明的實施例的徹底的理解。對本領域技術人員將明顯的是，可以實踐本發明的實施例而沒有這些細節。在其它實例中，不詳細描述諸如集成電路設計布局的公知的特徵，以便不會不必要地使本發明的實施例模糊。此外，應當理解，圖中示出的各種實施例是示例性的表示而不必是按照比例繪製的。[0019]本發明的一個或更多實施例涉及對NMOS和PMOS利用獨立的溝道材料的集成圍柵(gate-all-around)納米線CMOS結構。於此描述了高性能、低洩漏CMOS電晶體技術途徑。在範例中，對從一個公共多層外延疊層開始的NM0S/PM0S利用不同的溝道材料。在另一範例中，獨立地優化的溝道材料可以通過在主幹(backbone)線上生長包覆外延層來提供較高電子和空穴遷移率的溝道形成。[0020]於此處理了對NMOS和PMOS二者使用相同溝道材料的同時提高電子和空穴遷移率的困難。可以使用應變解決方案、較高遷移率的溝道材料、或較高遷移率的溝道取向來增高器件性能。例如，嵌入式SiGe(e-SiGe)、嵌入式Si_C(e_SiC)、應力記憶(memorization)、接觸刻蝕停層(CESL)是當前的應變解決方案。也已經研究了SiGe、Ge和II1-V、不同的取向、以及SiGe上的各種應變Si(或相反)。[0021]在實施例中，代替對NMOS和PMOS獨立地生長外延膜或併入嵌入式應變層，製造了多外延層結構(超晶格)並且隨後使用用於匪OS納米線器件的第一部分和用於PMOS納米線器件的第二部分對其進行分解。歸因於應變馳豫問題，特別是隨著鰭狀物幾何結構變得更高，生長厚的應變層是困難的。應變馳豫可以在外延層中引起過量的缺陷並劣化器件性能、良率(yield)、和可靠性。雖然使用超晶格(例如Si/SiGe)對於製作不同材料的良好控制的應變層的問題是已知的，但是在實施例中，首先製造超晶格並且隨後對其進行分割以分別對NMOS或PMSO最大化遷移率。[0022]可以通過選擇性地從多層外延疊層刻蝕犧牲層來形成納米線/納米帶(nanoribbon)結構。外延層可以用作溝道或可以被選擇性地去除以形成用於圍柵結構的間隙。外延線之下的隔離層可以提供電隔離並形成用於圍柵(all-aroundgate)的底部間隙。最簡單的CMOS集成方案採用以相同材料製造的N/PMOS溝道。工藝對於製造是較簡單的，因為其採用單個選擇性刻蝕。然而，可能需要應變技術來提升器件性能。例如，當矽用於溝道材料時，PMOS通過壓應力得到了增高，且NMOS通過沿溝道方向的張應力得到了增高，增高了載流子遷移率。[0023]根據本發明的實施例，應用了開始材料疊層的獨特特徵來集成為了較高的遷移率而被優化的不同的NMOS和PMOS溝道材料。例如，在一個實施例中，NMOS器件的犧牲層用作PMOS溝道，且PMOS器件的犧牲層用作NMOS溝道。因為可以在處理期間去除犧牲層，所以使得溝道材料和優化的獨立選擇成為可能。[0024]本發明的一個或更多實施例涉及提高對於NMOS或PMOS電晶體，或二者，的溝道遷移率。可以使用例如溝道區中的應變來提高遷移率。從而，於此描述的一個或更多途徑在用於NMOS和PMOS電晶體二者的溝道區中提供了合適的應變。在實施例中，提供了應變NMOS和PMOS納米線。[0025]在第一方面，圖1A示例了根據本發明的實施例的基於納米線的半導體結構的三維橫截面視圖。圖1B示例了圖1A的基於納米線的半導體結構的沿a-a』軸取得的橫截面溝道視圖。圖1C示例了圖1A的基於納米線的半導體結構的沿b-b』軸取得的橫截面間隔物視圖。[0026]參照圖1A，半導體器件100包含設置於基底102以上的一個或更多豎直層疊的納米線(104組)。於此的實施例針對單線器件和多線器件二者。作為範例，為示例目的示出了具有納米線104AU04B和104C的基於三納米線的器件。為描述方便，納米線104A用作範例，其中描述僅集中於一個納米線上。應當理解，在描述了一個納米線的屬性的地方，基於多個納米線的實施例可以對於納米線中的每一個納米線具有相同的屬性。[0027]納米線104中的每一個納米線包含設置於納米線中的溝道區106。溝道區106具有長度(L)。參照圖1B，溝道區也具有正交於長度(L)的周邊(perimeter)。參照圖1A和IB二者，柵電極疊層108圍繞溝道區106中的每一個溝道區的整個周邊。柵電極疊層108包含柵電極以及設置於溝道區106與柵電極之間的柵電介質層(圖1B中示為圍繞溝道區106的虛線)。溝道區106是分離的(discrete)，因為其由柵電極疊層108完全圍繞。SP，在柵電極疊層108圍繞溝道區106的地方，已經去除了諸如在下基底材料或在上溝道製造材料的任何介入材料。因而,在具有多個納米線104的實施例中，納米線的溝道區106相對於彼此也是分離的，如圖1B中描繪的。[0028]再次參照圖1A，納米線104中的每一個納米線也包含設置於納米線中的在溝道區104的任一側上的源區和漏區110和112。接觸部對設置於源/漏區110/112之上。在具體實施例中，接觸部對114圍繞源/漏區110/112中的每者的整個周邊，如圖1A中描繪的。即，在實施例中，源/漏區110/112是分離的，因為它們由接觸部114完全圍繞，而無諸如在下基底材料或在上溝道製造材料的任何介入材料。因而，在具有多個納米線104的該實施例中，納米線的源/漏區110/112相對於彼此也是分離的。[0029]再次參照圖1A，在實施例中，半導體器件100還包含一對間隔物116。間隔物116設置於柵電極疊層108與該對接觸部114之間。如上所述，溝道區和源/漏區在至少七個實施例中被製作為分離的。然而，不是納米線104的所有區需要是分離的。例如，參照圖1C，納米線104A-104C在在間隔物116之下的位置處不是分離的。在一個實施例中，納米線104A-104C的疊層具有其間的介入半導體材料118，諸如介入於矽納米線之間的矽鍺，或反之亦然，如以下關於圖3A-3F描述的。在一個實施例中，底部納米線104A仍然與基底102的部分接觸，例如與設置於體基底上的絕緣層部分接觸。從而，在實施例中，在間隔物中的一個或二者之下的多個豎直層疊的納米線的部分是非分離的。[0030]雖然上述器件100是針對單個器件，例如NMOS或PMOS器件，但是也可以將CMOS架構形成為包含設置於相同基底上或以上的NMOS和PMOS基於納米線的器件。例如，圖2示例了根據本發明的實施例的基於納米線的CMOS半導體結構的橫截面視圖。[0031]參照圖2，半導體結構200包含第一半導體器件200A。第一半導體器件200A包含設置於基底202以上的第一納米線(例如，納米線疊層204的最底部納米線204A)。第一納米線204A在基底202以上第一距離(dl)處具有中點(Ml)。能夠將第一柵電極疊層(未示出)形成為完全圍繞第一納米線204A。即，一旦包含了柵疊層，第一納米線204A就具有分離的溝道區和在分離的溝道區的任一側上的源區和漏區。[0032]半導體結構200還包含第二半導體器件200B。第二半導體器件200B包含設置於基底202以上的第二納米線(例如，納米線疊層205的最底部納米線205A)。第二納米線205A在基底202以上第二距離(d2)處具有中點(M2)。能夠將第二柵電極疊層(未示出)形成為完全圍繞第二納米線205A。即，一旦包含了第二柵疊層，第二納米線205A就具有分離的溝道區和在分離的溝道區的任一側上的源區和漏區。[0033]再次參照圖2，第一距離(dl)不同於第二距離(d2)。S卩，器件200A和200B的中點Ml和M2未對齊。替代地，在實施例中，中點是交錯的，並且當形成了多個線(例如204和205)的疊層時，用於每一個器件200A和200B的線相對於彼此交錯。應當理解，圖2中的虛線能夠表示公共基底202上的器件200A和200B的相對小或相當大的間隔距離。在實施例中，諸如氧化層的隔離層206將納米線204和205與基底202隔離，如圖2中描繪的。[0034]在實施例中，第一納米線由諸如但不限於矽、應變矽、矽鍺(SixGey，其中0〈x〈100，且0〈y〈100)、碳化矽、摻雜碳的矽鍺或II1-V族化合物的材料構成，並且第二納米線由不同的諸如但不限於矽、應變矽、矽鍺(SixGey，其中0〈x〈100，且0〈y〈100)、摻雜碳的矽鍺或II1-V族化合物的材料構成。在一個該實施例中，第一半導體器件是NMOS器件，且第二半導體器件是PMOS器件。在實施例中，通過考慮對於例如電子或空穴的不同載流子類型的遷移率益處，能夠利用列出的材料的任何合適的組合。[0035]在實施例中，第一和第二納米線設置於體晶體基底以上，該體晶體基底具有設置於其上的介入電介質層。可以通過例如在下鰭狀物氧化(UFO)、掩埋氧化物形成(BOX)、或替換電介質來製造介入電介質層。在實施例中，第一和第二納米線設置於體晶格基底以上，該體晶格基底不具有設置於其上的介入電介質層。在另一實施例中，使用SiGe/Si緩衝層。[0036]在實施例中，第一和第二納米線中的每一個納米線的源區和漏區是分離的，第一半導體器件還包含完全圍繞第一納米線的分離的源區和漏區的第一對接觸部，且第二半導體器件還包含完全圍繞第二納米線的分離的源區和漏區的第二對接觸部。在一個該實施例中，第一對間隔物設置於第一柵電極疊層與第一對接觸部之間，並且第二對間隔物設置於第二柵電極疊層與第二對接觸部之間。在具體的該實施例中，第一和第二納米線中的每一個納米線的部分是非分離的。[0037]在實施例中，第一半導體器件還包含與第一納米線一起豎直層疊的一個或更多附加納米線，且第二半導體器件還包含與第二納米線一起豎直層疊的一個或更多附加納米線。以下提供了更一般的實施例。[0038]再次參照圖1A和2，基底102或202可以由適合於半導體器件製造的材料構成。在一個實施例中，基底102或202包含下體基底，該下體基底由可以包含但不限於矽、鍺、矽鍺或II1-V化合物半導體材料的材料的單晶構成。上絕緣體層設置於下體基底上，該上絕緣體層由可以包含但不限於二氧化矽、氮化矽或氮氧化矽的材料構成。從而，可以從開始絕緣體上半導體基底製造結構100或200。同樣，在一個實施例中，多個豎直層疊的納米線104,204或205設置於體晶體基底以上，該體晶體基底具有設置於其上的介入電介質層，如圖1A-1C和2中描繪的。替代地，直接從體基底形成結構100或200，並且局部氧化用於形成電絕緣分代替上述上絕緣體層。同樣，在另一實施例中，多個豎直層疊的納米線104、204或205設置於體晶體基底以上，該體晶體基底不具有設置於其上的介入電介質層。[0039]在實施例中，可以將納米線104、204或205的尺寸製作為線或帶(以下描述後者)，並且可以具有方形(squared-off)的或圓形的角。在實施例中，納米線104、204或205由諸如但不限於矽、鍺、或其組合的材料構成。在一個該實施例中，納米線是單晶。例如，對於矽納米線，單晶納米線可以基於(100)全局取向，例如〈100〉面在z方向上。在實施例中，從圖1B中示出的橫截面透視圖，納米線104、204或205的尺度在納米級。例如，在具體實施例中，納米線的最小尺度小於大致20納米。根據本發明的實施例，半導體器件100或結構200的該一個或更多納米線104、204或205包含一個或更多單軸應變納米線。單軸應變納米線或多個納米線可以例如對NMOS或PMOS分別是以張應變或以壓應變單軸應變的。[0040]溝道區106中的每一個溝道區的寬度和高度在圖1B中示為大致相同，然而，它們是必需的。例如，在另一實施例中(未示出)，納米線104(或204或205)的寬度基本大於高度。在具體實施例中，寬度大致是高度的2-10倍。具有該幾何結構的納米線可以被稱為納米帶。在替代實施例中(也未示出)，納米帶豎直取向。即，納米線104(或204或205)中的每一個納米線具有寬度和高度，寬度基本小於高度。在具體實施例中，高度大致是寬度的2-10倍大。[0041]在實施例中，再次參照圖1A，柵電極疊層108的柵電極由金屬柵構成並且柵電介質層由高K材料構成。例如，在一個實施例中，柵電介質層由諸如但不限於氧化鉿、氮氧化鉿、娃酸鉿、氧化鑭、氧化錯、娃酸錯、氧化鈦、鈦酸銀鋇、鈦酸鋇、鈦酸銀、氧化釔、氧化招、鉛鈧鉭氧化物、鈮酸鋅鉛、或其組合的材料構成。此外，柵電介質層的部分可以包含從納米線104的頂部幾層形成的原生氧化物(nativeoxide)層。在實施例中，柵電介質層由頂部高k部分和由半導體材料的氧化物構成的下部分構成。在一個實施例中，柵電介質層由氧化鉿的頂部部分和二氧化矽或氮氧化矽的底部部分構成。[0042]在一個實施例中，柵電極由諸如但不限於金屬氮化物、金屬碳化物、金屬矽化物、金屬鋁化物、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉬、鈷、鎳或導電金屬氧化物的金屬層構成。在具體實施例中，柵電極由形成於金屬功函數設定(workfunction-setting)層以上的非功函數設定填充材料構成。[0043]在實施例中，間隔物116由諸如但不限於二氧化矽、氮氧化矽或氮化矽的絕緣電介質材料構成。在實施例中，接觸部114由金屬物種製造。金屬物種可以是諸如鎳或鈷的純金屬，或可以是諸如金屬-金屬合金或金屬-半導體合金(諸如矽化物材料)的合金。應當理解，可以使用其它的導電材料來形成接觸部114。[0044]在另一方面，提供了製造CMOS納米線半導體結構的方法。例如，圖3A-3F示例了根據本發明的實施例的表示製造CMOS納米線半導體結構的方法中的各種操作的三維橫截面視圖。[0045]在實施例中，製造納米線半導體結構的方法可以包含形成PMOS基於納米線的半導體器件和相鄰的NMOS基於納米線的半導體器件。可以通過在基底以上形成納米線來製造每一個器件。在最終提供用於NMOS和PMOS基於納米線的半導體器件中的每一個器件的兩個納米線的形成的具體實施例中，圖3A示例了初始結構300，初始結構300具有基底302(例如，由體基底矽基底302A構成，該體基底矽基底302A上具有絕緣二氧化矽層302B)和設置於基底302上的矽層304/矽鍺層306/矽層308/矽鍺層310疊層。與圖2相關聯地提供了對於材料和具體組合的其它可能性。在示範性實施例中，通過在初始絕緣體上矽晶片(為層304的矽部分)上生長矽鍺和矽層來提供結構300。[0046]參照圖3B，例如利用掩模和等離子刻蝕工藝將矽層304/矽鍺層306/矽層308/矽鍺層310疊層的部分以及二氧化矽層302B的頂部部分構圖為鰭狀物類型的結構312。從而，在實施例中，通過構圖以提供鰭狀物類型的結構312，在矽和矽鍺層中的每一層的任一側上形成了自由表面。應當理解，可以使用任何合適的構圖工藝來形成結構312。[0047]在示出三個柵結構的形成的具體範例中，圖3C示例了鰭狀物類型的結構312，該鰭狀物類型的結構312具有設置於其上的三個犧牲柵314A、314B、以及314C。在一個該實施例中，三個犧牲柵314A、314B、以及314C由犧牲柵氧化層316和犧牲多晶矽柵層318構成，犧牲柵氧化層316和犧牲多晶矽柵層318是例如以等離子刻蝕工藝沉積和構圖的覆蓋層(blanket)。[0048]在構圖以形成三個犧牲柵314A、314B、以及314C後，可以在三個犧牲柵314A、314B、以及314C的側壁上形成間隔物，可以在圖3C中示出了鰭狀物類型的結構312的區域320中執行摻雜(例如，尖端和/或源和漏類型摻雜)，並且可以形成中間層電介質層以覆蓋三個犧牲柵314A、314B、以及314C。然後可以對中間層電介質層進行拋光以重新暴露三個犧牲柵314A、314B、以及314C用於替代柵或後柵(gate-last)工藝。參照圖3D，連同間隔物322和中間層電介質層324暴露三個犧牲柵314A、314B、以及314C。[0049]然後可以例如在替代柵或後柵工藝流中去除犧牲柵314A、314B、以及314C，以暴露鰭狀物類型的結構312的溝道部分。參照圖3E的左手部分，在鰭狀物類型的結構312用於製造NMOS器件的情況下，去除犧牲柵314A、314B、以及314C以提供溝槽326。去除由溝槽326暴露的矽鍺層306和310的部分以及絕緣二氧化矽層302B的暴露的部分，剩下矽層304和308的分離的部分。參照圖3E的右手部分，在鰭狀物類型的結構312用於製造PMOS器件的情況下，去除犧牲柵314A、314B、以及314C以提供溝槽328。去除由溝槽328暴露的矽鍺層304和308的部分，剩下矽鍺層306和310的分離的部分。[0050]在實施例中，利用溼法刻蝕選擇性地刻蝕矽層304和308，該溼法刻蝕選擇性地去除娃304、308，而不刻蝕娃鍺納米線結構306和310。可以利用作為包含例如氫氧化銨和氫氧化鉀的水成氫氧化物化學品(chemistry)的該刻蝕化學品來選擇性地刻蝕矽。在另一實施例中，利用溼法刻蝕選擇性地刻蝕矽鍺層306和310，該溼法刻蝕選擇性地去除矽鍺，而不刻蝕矽納米線結構304和308。可以利用作為例如檸檬酸/硝酸/HF的羧酸/硝酸/HF化學品的刻蝕化學品來選擇性地刻蝕矽鍺。從而，可以從鰭狀物類型的結構312去除任一矽層以形成矽鍺納米線，或可以從鰭狀物類型的結構312去除矽鍺層以形成矽溝道納米線。[0051]在一個實施例中，圖3E中示出的矽層304和308(NMOS)或矽鍺層(PMOS)的分離的部分將最終變為基於納米線的結構中的溝道區。從而，在圖3E中描繪的工藝階段，可以執行溝道操縱或調整。例如，在一個實施例中，使用氧化和刻蝕工藝來對圖3E的左手部分中示出的矽層304和308的分離的部分或在圖3E的右手部分中示出的矽鍺層306和310的分離的部分進行減薄。可以在通過刻蝕相對的矽或矽鍺層而將線分開的同時執行該刻蝕工藝。因而，從矽層304和308或從矽鍺層306和310形成的初始線開始較厚並且被減薄至適合用於納米線器件中的溝道區的尺寸，而與器件的源區和漏區的尺寸製作不相關。[0052]在如圖3E中描繪地形成分離的溝道區之後，可以執行高k柵電介質和金屬柵處理，並且可以增加源和漏接觸部。在示出兩個矽納米線(NMOS)之上或兩個矽鍺納米線(PMOS)之上的三個柵結構的形成的具體範例中，圖3F示例了在沉積NMOS柵疊層330或PMOS柵疊層332之後的結構。柵疊層可以由高k柵電介質層和分別N型或P型金屬柵電極層構成。附加地，圖3F描繪形成永久柵疊層之後，隨後去除中間層電介質層324的結構。可以在圖3E中剩餘的中間層電介質層324部分處形成接觸部。在實施例中，在去除324並形成接觸部334的工藝期間的一些階段，可以執行源和漏操縱。[0053]從而，以或許更一般的術語，在實施例中，製造納米線半導體結構的方法包含在基底以上形成第一有源層。第一有源層具有第一晶格常數。然後在第一有源層上形成第二有源層。第二有源層具有比第一晶格常數大的第二晶格常數。在一個該實施例中，第一有源層由矽構成，並且第二有源層由矽鍺(SixGey，其中0〈x〈100，且0〈y〈100)構成。有源層的數量這裡能夠停止，例如對於具有單線PMOS器件和單線NMOS器件的CMOS結構。替代地，如以上示範的，可以重複附加的第一和第二有源層以最終提供多線器件。[0054]在實施例中，第一有源層形成於體晶體基底以上，該體晶體基底具有設置於其上的介入電介質層。第一有源層形成於介入電介質層上。在一個該實施例中，第一有源層由矽構成。方法然後包含從第一有源層形成第一納米線。第一納米線包含分離的溝道區和在分離的溝道區的任一側上的源區和漏區。從第二有源層形成第二納米線。第二納米線包含分離的溝道區和在分離的溝道區的任一側上的源區和漏區。在實施例中，從第一有源層形成第一納米線包含選擇性地去除第二有源層的部分。同時，從第二有源層形成第二納米線包含選擇性地去除第一有源層的部分。[0055]方法然後包括形成第一柵電極疊層以完全圍繞第一納米線的分離的溝道區。將第二柵電極疊層形成為完全圍繞第二納米線的分離的溝道區。然後可以執行諸如接觸部形成和後端互連形成的隨後的處理操作。[0056]在替代實施例中，在體晶片上而不是絕緣體上矽晶片上製造與以上描述的納米線結構類似的結構。例如，圖4示例了根據本發明的實施例的另一CMOS基於納米線的半導體結構的三維橫截面視圖。[0057]參照圖4，將諸如體矽基底的體基底412部分構圖為鰭狀物402並且用於提供用於矽鍺層404和408(PMOS)的模板(template)或連同矽層406和410(NMOS)—起包括。基底412，在基底412上，使用摻雜(例如，使得底部線為歐米伽-FET)或後在下鰭狀物氧化工藝後進行鰭狀物構圖來將鰭狀物402與線隔離。在第一有源層與體基底的緩衝層之間沒有設置介入全局電介質層。在具體實施例中，製造矽納米線和矽鍺納米線，例如以圖4中描繪的交錯方式。[0058]在第二方面，與以上描述的實施例相反，從相同的半導體層形成CMOS結構的對應的NMOS和PMOS納米線。例如，圖5A和5B示例了根據本發明的另一實施例的表示在製造另一COMS納米線半導體結構的方法中的各種操作的橫截面視圖。應當理解，開始結構和相關的處理參數可以與與圖3A-3F相關聯地描述的那些處理參數相類似或相同。[0059]參照圖5A，半導體結構500包含第一半導體區500A。第一半導體區500A包含設置於基底502以上的第一納米線(例如，納米線疊層504的底部納米線504A)。第一納米線504A在基底502以上的第一距離(dl)處具有中點(Ml)。半導體結構500還包含第二半導體區500B。第二半導體區500B包含設置於基底502以上的第二納米線(例如，納米線疊層505的底部納米線505A)。第二納米線505A在基底502以上的第二距離(d2)處具有中點(M2)。[0060]再次參照圖5A，第一距離(dl)與第二距離(d2)相同。S卩，區500A和500B的中點Ml和M2對齊。同樣，在實施例中，當形成多個線(例如504和505)的疊層時，每一個區500A和500B的線相對於彼此對齊，例如因為每一個對應的線從相同的半導體層形成。應當理解，圖5A中的虛線能夠表示公共基底502上的區500A和500B的相對小或相當大的間隔距離。在實施例中，諸如氧化層的隔離層506將納米線504和505與基底502隔離，如圖5A中描繪的。[0061]圖5A的結構可以被視為主幹結構。如以下與圖5B相關聯地描述的，通過圍繞主幹結構的部分生長外延包覆層，主幹結構可以用於對溝道材料進行調整。增加包覆外延層可以提供遷移率益處。在去除犧牲層以形成圖5A的結構之後，在NMOS或PMOS上或在二者上生長外延包覆層。為了展寬線之間的間隙並給包覆外延柵電介質和柵金屬保留足夠的空間，可以通過溼法刻蝕、幹法刻蝕、氧化、或氫退火來對主幹線進行減薄，如以下與圖6相關聯地描述的。[0062]從而，參照圖5B，半導體結構500』包含第一半導體器件500A』。第一半導體器件500A』包含設置於基底502以上的第一納米線(例如，納米線疊層504』的底部納米線504A』)。第一納米線504A』具有由半導體主幹材料520構成的分離的溝道區。半導體結構500』還包含第二半導體器件500B』。第二半導體器件500B』包含設置於基底502以上的第二納米線(例如，納米線疊層505』的底部納米線505A』)。第二納米線505A』具有由半導體主幹材料520構成的分離的溝道區。。[0063]然而，第一納米線504A』的分離的溝道區還包含不包含在第二半導體器件500B』的分離的溝道區中的包覆材料層530。能夠將第一柵電極疊層(未示出)形成為完全圍繞第一納米線504A』，包含圍繞包覆層520。即，一旦包含了柵疊層，則第一納米線504A』就具有分離的溝道區和在分離的溝道區的任一側上的源區和漏區。能夠將第二柵電極疊層(未示出)形成為完全圍繞第二納米線505A』。即，一旦包含了第二柵疊層，則第二納米線505A』就具有分離的溝道區和在分離的溝道區的任一側上的源區和漏區。同樣，圖5B的結構可以用於CMOS器件製造。在一個實施例中，第一納米線用於NMOS器件製造，而第二納米線用於PMOS器件製造。在另一實施例中，第一納米線用於PMOS器件製造，而第二納米線用於NMOS器件製造。[0064]在實施例中(未示出)，第二納米線還包含不同於第一納米線的包覆材料層的圍繞包覆材料層。在一個該實施例中，第一納米線用於NMOS器件製造，而第二納米線用於PMOS器件製造。在另一該實施例中，第一納米線用於PMOS器件製造，而第二納米線用於NMOS器件製造。在實施例中，第二納米線不包含圍繞包覆材料層，如圖5B中描繪的。在一個該實施例中，第一納米線用於NMOS器件製造，而第二納米線用於PMOS器件製造。在另一該實施例中，第一納米線用於PMOS器件製造，而第二納米線用於NMOS器件製造。從而，可以利用公共主幹，但是不同的整體半導體組分來製造器件。[0065]在實施例中，從相同的層來形成第一和第二納米線的半導體主幹材料，例如層未彼此交錯，如圖5A和5B中描繪的。在實施例中，第一納米線的半導體主幹材料比第一納米線的半導體主幹材料具有小的直徑，例如，在包覆層形成之前對第一納米線進行減薄。在該實施例中，可以對齊對應的NM0S/PM0S納米線的中點，但是線具有彼此不同的直徑。[0066]在實施例中，半導體主幹材料是諸如但不限於娃、應變娃、娃鍺(SixGey,其中0〈x〈100，且0〈y〈100)、碳化矽、摻雜碳的矽鍺或II1-V族化合物之一。在該實施例中，包覆材料層由不同的諸如但不限於矽、應變矽、矽鍺(SixGey，其中0〈x〈100，且0〈y〈100)、碳化矽、摻雜碳的矽鍺或II1-V族化合物的材料構成。[0067]雖然以上在一些實施例中描述了替代柵工藝，但是在另一實施例中，形成了其中形成的第一柵結構是永久柵結構的器件。還有，雖然以上對於一些實施例描述了每一線單個包覆層，但是可以對單個納米線使用一個以上的包覆層，例如，作為包覆層疊層。[0068]各種途徑可以用於在器件製造期間在一個或更多納米線上提供包覆材料層。例如，圖6示例了根據本發明的實施例的，示例在CMOS納米線結構的製造中在納米線上形成包覆層的數個途徑的橫截面視圖。[0069]參照圖6的工藝A，在在多個納米線上形成包覆層之前的主幹形狀和尺寸操縱包含在第一操作中以設置於基底600A以上的多個分離的納米線602A開始。在第二操作中，採用各向同性刻蝕(例如，對納米線602A的材料是選擇性的各向同性溼法或幹法刻蝕)來提供納米線604A，與納米線602A相比，納米線604A具有減小的尺度，但是大致相同的形狀，例如具有圓形角的正方向或矩形。在第三操作中，例如通過外延生長工藝，將包覆材料層606A(例如，由與納米線602A的半導體材料不同的半導體材料構成的層)形成為與納米線604A共形。[0070]參照圖6的工藝B，在在多個納米線上形成包覆層之前的主幹形狀和尺寸操縱包含在第一操作中以設置於基底600B以上的多個分離的納米線602B開始。在第二操作中，採用偏好具體刻面取向的刻蝕(例如，對納米線602B的材料是選擇性的並且偏好具體刻面取向的溼法或幹法刻蝕)來提供納米線604B，與納米線602B相比，納米線604B具有減小的尺度和不同的形狀，例如是稜形形狀的。在第三操作中，例如通過外延生長工藝，將包覆材料層606B(例如，由與納米線602B的半導體材料不同的半導體材料構成的層)形成為與納米線604B共形。[0071]參照圖6的工藝C，在在多個納米線上形成包覆層之前的主幹形狀和尺寸操縱包含在第一操作中以設置於基底600C以上的多個分離的納米線602C開始。在第二操作中，採用利用氧化/氫退火的各向同性刻蝕(例如，對納米線602C的材料是選擇性的各向同性溼法或幹法刻蝕後進行氧化/氫退火)來提供納米線604C，與納米線602C相比，納米線604C具有減小的尺度和不同的形狀，例如圓形。在第三操作中，例如通過外延生長工藝，將包覆材料層606C(例如，由與納米線602C的半導體材料不同的半導體材料構成的層)形成為與納米線604C共形。[0072]從而，參照圖6的工藝流A、B和C，可以執行主幹形狀操縱用於外延生長。可以操縱主幹材料的橫截面形狀和晶體方向以提高外延質量遷移率以及使得能夠提高間隙填充。主幹形狀操縱可以涉及使用諸如各向同性刻蝕、偏好具體刻面取向、或利用氧化/氫退火的各向同性刻蝕的不同方法。[0073]如始終簡要地提及的，本發明的一個或更多實施例包含用於對於PMOS基於納米線的器件的提高的空穴遷移率的壓應變和用於對於NMOS基於納米線的器件的提高的電子遷移率的張應變。在實施例中，從該層形成應變矽和應變矽鍺器件，以提高或最大化器件性能。在實施例中，通過一個或更多以上描述的途徑在公共基底上或以上製造NMOS和PMOS單軸應變納米線或納米帶器件。PMOS電晶體可以包含SiGe，而NMOS電晶體可以包含矽，該SiGe具有沿電流流動(currentflow)方向的單軸壓應變,該娃具有沿電流流動方向的單軸張應變。[0074]圖7示例了根據本發明的一個實施的計算器件700。計算器件700容納板子702。板子702可以包含若干部件，包含但不限於處理器704和至少一個通信晶片706。處理器704物理上和電氣上耦合至板子702。在一些實施中，該至少一個通信晶片706也物理上和電氣上耦合至板子702。在另一實施中，通信晶片706是處理器704的部分。[0075]取決於其應用，計算器件700可以包含其它部件，該其它部件物理上和電氣上可以或可以不耦合至板子702。這些其它部件包含但不限於易失性存儲器(例如，DRAM)、非易失性存儲器(例如，ROM)、閃速存儲器、圖形處理器、數位訊號處理器、密碼術處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編碼解碼器、視頻編碼解碼器、功率放大器、全球定位系統(GPS)器件、羅盤、加速計、陀螺儀、揚聲器、照相機、以及大容量儲存器件(諸如硬碟驅動器、壓縮盤(CD)、數字通用盤(DVD)、等)。[0076]通信晶片706使得能夠進行無線通信，以將數據轉移至計算器件700和轉移來自計算器件700的數據。術語「無線」和其衍生物可以用於描述電路、器件、系統、方法、技術、通信信道等，其可以通過非固態介質經由使用調製的電磁輻射來傳送數據。術語不暗示關聯的器件不含有任何線，然而在一些實施例中，它們可以不含有任何線。通信晶片706可以實施任何數量的無線標準或協議，包含但不限於W1-Fi(IEEE802.11家族)、WiMAX(IEEE802.16家族)、IEEE802.20、長期演變(LTE)、Ev-DO,HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA,DECT、藍牙、其衍生物，以及叫做3G、4G、5G及以上的任何其它無線協議。計算器件700可以包含多個通信晶片706。例如，第一通信晶片706可以專用於諸如W1-Fi和藍牙的較短範圍的無線通信，而第二通信晶片706可以專用於諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE,Ev-DO等的較長範圍的無線通信。[0077]計算器件700的處理器704包含封裝於處理器704內的集成電路管芯。在本發明的一些實施中，處理器的集成電路管芯包含一個或更多器件，諸如根據本發明的實施構建的MOS-FET電晶體。術語「處理器」可以指處理來自寄存器和/或存儲器的電子數據以將該電子數據變換為可以儲存在寄存器和/或存儲器中的其它電子數據的任何器件或器件的任何部分。[0078]通信晶片706還包含封裝於通信晶片706內的集成電路。根據本發明的另一實施，通信晶片的集成電路管芯包含一個或更多器件，諸如根據本發明的實施構建的MOS-FET電晶體。[0079]在進一步的實施中，容納於計算器件700內的另一部件可以含有集成電路管芯，該集成電路管芯包含一個或更多器件，諸如根據本發明的實施構建的MOS-FET電晶體。[0080]在各種實施中，計算器件700可以是膝上型電腦、上網本、筆記本、超級本(ultrabook)、智慧型電話、平板、個人數字助理(PDA)、超級移動PC、行動電話、桌上型計算機、伺服器、印表機、掃描儀、監視器、置頂盒、娛樂控制單元、數位照相機、可攜式音樂播放器、或數字視頻記錄器。在另一實施中，計算器件700可以是處理數據的任何其它電子器件。[0081]從而，公開了CMOS納米線結構。在實施例中，半導體結構包含第一半導體器件。第一半導體器件包含設置於基底以上的第一納米線。所述第一納米線在所述基底以上的第一距離處具有中點，並且所述第一納米線包含分離的溝道區和在所述分離的溝道區的任一側上的源區和漏區。第一柵電極疊層完全圍繞所述第一納米線的所述分離的溝道區。所述半導體結構還含第二半導體器件。所述第二半導體器件包含設置於所述基底以上的第二納米線。所述第二納米線在所述基底以上的第二距離處具有中點，並且所述第二納米線包括分離的溝道區和在所述分離的溝道區的任一側上的源區和漏區。所述第一距離不同於所述第二距離。第二柵電極疊層完全圍繞所述第二納米線的所述分離的溝道區。在一個該實施例中，所述第一納米線由諸如但不限於娃、應變娃、娃鍺(SixGey,其中0〈x〈100,且0〈y〈100)、碳化矽、摻雜碳的矽鍺或II1-V族化合物的材料構成，並且所述第二納米線由不同的諸如但不限於矽、應變矽、矽鍺(SixGey，其中0〈x〈100，且0〈y〈100)、摻雜碳的矽鍺或II1-V族化合物的材料構成。【權利要求】1.一種半導體結構,包括:第一半導體器件，包括:設置於基底以上的第一納米線，所述第一納米線在所述基底上方的第一距離處具有中點，並且所述第一納米線包括分離的溝道區和在所述分離的溝道區的任一側上的源區和漏區；以及第一柵電極疊層，完全圍繞所述第一納米線的所述分離的溝道區；以及第二半導體器件，包括:設置於所述基底以上的第二納米線，所述第二納米線在所述基底上方的第二距離處具有中點，並且所述第二納米線包括分離的溝道區和在所述分離的溝道區的任一側上的源區和漏區，所述第一距離不同於所述第二距離；以及第二柵電極疊層，完全圍繞所述第二納米線的所述分離的溝道區。2.如權利要求1所述的半導體結構，其中，所述第一納米線本質上包含選自於由矽、應變矽、矽鍺(SixGey，其中0〈x〈100，且0〈y〈100)、碳化矽、摻雜碳的矽鍺和II1-V族化合物構成的組中的材料，並且所述第二納米線本質上包含不同的選自於由矽、應變矽、矽鍺(SixGey，其中0〈x〈100，且0〈y〈100)、摻雜碳的矽鍺和II1-V族化合物構成的組中的材料。3.如權利要求2所述的半導體結構，其中，所述第一半導體器件是NMOS器件，並且所述第二半導體器件是PMOS器件。4.如權利要求1所述的半導體結構，其中，所述第一納米線和所述第二納米線設置於體晶體基底以上，所述體晶體基底具有設置於其上的介入電介質層。5.如權利要求1所述的半導體結構，其中，所述第一納米線和所述第二納米線設置於體晶體基底以上，所述體晶體基底不具有設置於其上的介入電介質層。6.如權利要求1所述的半導體結構，其中，所述第一納米線和所述第二納米線中的每一個納米線的所述源區和所述漏區是分離的，所述第一半導體器件還包括完全圍繞所述第一納米線的分離的所述源區和所述漏區的第一對接觸部，並且所述第二半導體器件還包括完全圍繞所述第二納米線的分離的所述源區和所述漏區的第二對接觸部。7.如權利要求6所述的半導體結構，還包括:第一對間隔物，設置於所述第一柵電極疊層與所述第一對接觸部之間；以及第二對間隔物，設置於所述第二柵電極疊層與所述第二對接觸部之間。8.如權利要求7所述的半導體結構，其中，所述第一納米線和所述第二納米線中的每一個納米線的部分是非分離的。9.如權利要求1所述的半導體結構，其中，所述第一半導體器件還包括與所述第一納米線豎直層疊的一個或更多附加納米線，所述第一納米線是所述第一半導體器件的最底部納米線，並且所述第二半導體器件還包括與所述第二納米線豎直層疊的一個或更多附加納米線，所述第二納米線是所述第二半導體器件的最底部納米線。10.一種半導體結構，包括:第一半導體器件，包括:設置於基底以上的第一納米線，所述第一納米線包括分離的溝道區和在所述分離的溝道區的任一側上的源區和漏區，所述分離的溝道區包括半導體主幹材料；以及第一柵電極疊層，完全圍繞所述第一納米線的所述分離的溝道區；以及第二半導體器件，包括:設置於所述基底以上的第二納米線，所述第二納米線包括分離的溝道區和在所述分離的溝道區的任一側上的源區和漏區，所述分離的溝道區包括所述半導體主幹材料以及未包含於所述第一半導體器件的所述溝道區中的圍繞包覆材料層；以及第二柵電極疊層，完全圍繞所述第二納米線的所述分離的溝道區。11.如權利要求10所述的半導體結構，其中，所述第一納米線還包括與所述第二納米線的所述包覆材料層不同的圍繞包覆材料層。12.如權利要求10所述的半導體結構，其中，所述第一納米線不包括圍繞包覆材料層。13.如權利要求10所述的半導體結構，其中，所述第一納米線和所述第二納米線的所述半導體主幹材料由相同的層形成。14.如權利要求10所述的半導體結構，其中，所述第二納米線的所述半導體主幹材料具有的直徑比所述第一納米線的所述半導體主幹材料具有的直徑小。15.如權利要求10所述的半導體結構，其中，所述半導體主幹材料選自於由矽、應變矽、矽鍺(SixGey，其中0〈x〈100，且0〈y〈100)、碳化矽、摻雜碳的矽鍺和II1-V族化合物構成的組，並且所述包覆材料層本質上包含不同的選自於由矽、應變矽、矽鍺(SixGey，其中0〈x〈100，且0〈y〈100)、碳化矽、摻雜碳的矽鍺和II1-V族化合物構成的組中的材料。16.如權利要求10所述的半導體結構，其中，所述第一納米線和所述第二納米線設置於體晶體基底以上，所述體晶體基底具有設置於其上的介入電介質層。17.如權利要求10所述的半導體結構，其中，所述第一納米線和所述第二納米線設置於體晶體基底以上，所述體晶體基底不具有設置於其上的介入電介質層。18.如權利要求10所述的半導體結構，其中，所述第一納米線和所述第二納米線中的每一個納米線的所述源區和所述漏區是分離的，所述第一半導體器件還包括完全圍繞所述第一納米線的分離的所述源區和所述漏區的第一對接觸部，並且所述第二半導體器件還包括完全圍繞所述第二納米線的分離的所述源區和所述漏區的第二對接觸部。19.如權利要求18所述的半導體結構，還包括:第一對間隔物，設置於所述第一柵電極疊層與所述第一對接觸部之間；以及第二對間隔物，設置於所述第二柵電極疊層與所述第二對接觸部之間。20.如權利要求19所述的半導體結構，其中，所述第一納米線和所述第二納米線中的每一個納米線的部分是非分離的。21.如權利要求10所述的半導體結構，其中，所述第一半導體器件還包括與所述第一納米線豎直層疊的一個或更多附加納米線，並且所述第二半導體器件還包括與所述第二納米線豎直層疊的一個或更多附加納米線。22.—種製造CMOS納米線半導體結構的方法，所述方法包括:於基底以上形成第一有源層，所述第一有源層具有第一晶格常數；在所述第一有源層上形成第二有源層，所述第二有源層具有大於所述第一晶格常數的第二晶格常數；從所述第一有源層形成第一納米線，所述第一納米線包括分離的溝道區和在所述分離的溝道區的任一側上的源區和漏區；從所述第二有源層形成第二納米線，所述第二納米線包括分離的溝道區和在所述分離的溝道區的任一側上的源區和漏區；形成第一柵電極疊層，所述第一柵電極疊層完全圍繞所述第一納米線的所述分離的溝道區；以及形成第二柵電極疊層，所述第二柵電極疊層完全圍繞所述第二納米線的所述分離的溝道區。23.如權利要求22所述的方法，其中，從所述第一有源層形成所述第一納米線包括選擇性地去除所述第二有源層的部分，並且從所述第二有源層形成所述第二納米線包括選擇性地去除所述第一有源層的部分。24.如權利要求22所述的方法，其中，所述第一有源層本質上包含矽，並且所述第二有源層本質上包含矽鍺(SixGey，其中0〈x〈100，且0〈y〈100)。25.如權利要求24所述的方法，其中，所述第一柵電極疊層是NMOS柵電極疊層，並且其中所述第二柵電極疊層是PMOS柵電極疊層。26.如權利要求22所述的方法，其中，所述第一有源層形成於體晶體基底以上，所述體晶體基底具有設置於其上的介入電介質層，所述第一有源層形成於所述介入電介質層上。27.如權利要求22所述的方法，其中，所述第一有源層由體晶體基底形成。【文檔編號】H01L21/8238GK104011849SQ201180075765【公開日】2014年8月27日申請日期:2011年12月23日優先權日:2011年12月23日【發明者】S·金,K·J·庫恩,T·加尼,A·S·默西,A·卡佩拉尼,S·M·塞亞,R·裡奧斯,G·A·格拉斯申請人:英特爾公司