金屬氧化物半導體場效應電晶體的製作方法
2023-12-05 14:44:26
專利名稱：金屬氧化物半導體場效應電晶體的製作方法
技術領域：
本實用新型涉及一種MOSFET，特別是涉及一種具有高介電常數的柵極介電質以及通過原位摻雜選擇性外延成長的源極/漏極延伸區的超淺結MOSFET。
背景技術：
現有MOSFET(金屬氧化物半導體場效應電晶體)通過向半導體層(例如SOI)或半導體主體(例如體矽)的有源區中注入適當雜質(impurity)來形成源極與漏極區，而介於上述源極與漏極區之間的區域即為溝道或本體(body)區。柵極位於溝道區的半導體上，該柵極包括一個柵極電極與一個介電層，該柵極電極通過該柵極介電層而與該半導體隔離。施加適當的電子信號至柵極電極可以選擇性地允許或阻止源極與漏極之間的電流導通。
為了賦予MOSFET更高的電子可靠度(electricalreliability)，業界除了不斷減少MOSFET的尺寸和/或增加其操作速度外，還同時嘗試以下技術，例如在增加摻雜物(dopant)活性的同時形成超淺結(ultra shallow junction，USJ)，以使溝道區的片電阻(sheet resistance)不致增加；利用外延技術(epitaxial technique)形成高摻雜量的源極與漏極，且形成上述源極與漏極的高摻雜延伸區以減低存在於半導體-源極/漏極界面的電阻；利用外延技術以獲得位於溝道區適當的壓縮或拉伸應力；以及利用高介電常數材料的薄層，例如具有大於約3.9的介電常數(dielectric constant)或相對介電常數(relative permittivity)為柵極介電質，取代介電常數約3.9或更小的一般氧化層，以避免柵極電極與溝道區之間的隧穿漏電流(tunneling leakage)。
為了生產上述更小、更快的MOSFET，利用外延技術形成源極和漏極，並且具有薄柵極氧化物，但其最大問題在於外延相關製程可能對柵極氧化物造成損壞，而上述損壞將導致柵極電極對源極延伸區或漏極延伸區發生橋接(bridging)，進而導致短路。這類損壞主要是由上述產生源極、漏極或其延伸區的外延製程實施前的清洗流程或選擇性外延製程所導致，它會在上述選擇性外延成長的源極與漏極和/或其延伸區形成後引起過度柵極漏電流以及元件故障。
本實用新型主要為了解決關於製程中採用原位摻雜選擇性外延源極/漏極延伸區以及高介電常數柵極介電質的超淺結MOSFET所引起的相關問題，包括柵極漏電流、柵極對源極延伸區或柵極對漏極延伸區的橋接而導致的短路現象等問題。
實用新型內容有鑑於此，本實用新型的目的在於提供一種半導體元件，例如MOSFET，且較佳為具有超淺結的MOSFET，其具有一個高介電常數的柵極介電質、一個源極和一個漏極，以及通過原位摻雜選擇性外延(in-situ doped selective epitaxy)成長技術所形成的上述源極與漏極的延伸區，較佳情況下，源極和漏極深，而源極和漏極的延伸區淺，從而排除或改善介於柵極電極與源極/漏極延伸區由於外延成長前置步驟和/或外延成長步驟所導致的漏電流。
為了實現上述目的，本實用新型提供一種MOSFET，包括一個半導體基底以及一個位於該半導體基底的一個閒置表面上的柵極，該柵極包括一個柵極電極以及一個柵極介電質的堆迭。該柵極介電質堆迭至少包括一層高介電常數材料層，通常，該柵極介電質堆迭除了該高介電常數材料層外，其下方還設計有一層緩衝界面層(通常採用氧化矽SiO2或含氮二氧化矽SiOxNy)，用於增加傳導電子/空穴的遷移速度(但該緩衝介面層在某些設計中可以省略)。有別於傳統設計，本實用新型的該高介電常數層突出於柵極電極外。上述MOSFET還包括形成於柵極相對側的源極與漏極，以及通過選擇性原位摻雜外延法分別形成的淺源極延伸區與淺漏極延伸區。
為了實現上述目的，本實用新型還提供一種MOSFET，包括一個半導體基底以及一個位於該半導體基底的一個閒置表面上的柵極，該柵極包括一個柵極電極以及一個柵極介電質的堆迭。該柵極介電質堆迭至少包括一層高介電常數材料層，通常，該柵極介電質堆迭除了該高介電常數材料層外，其下方還設計有一層緩衝界面層(通常採用氧化矽SiO2或含氮二氧化矽SiOxNy)，用於增加傳導電子/空穴的遷移速度(但該緩衝介面層在某些設計中可以省略)。有別於傳統設計，本實用新型的該高介電常數層突出於柵極電極外，作為抵抗刻蝕、清洗、外延步驟以及外延相關步驟製程中造成損害的保護阻擋(protectivebarrier)層。上述MOSFET還包括形成於柵極相對側的源極與漏極，以及通過選擇性原位摻雜外延法分別形成的淺源極延伸區與淺漏極延伸區。
本實用新型所述的MOSFET，所述高介電常數材料層的介電常數約大於3.9。
本實用新型所述的MOSFET，所述柵極介電質與所述基底的閒置表面之間設置有一個緩衝界面層。
本實用新型所述的MOSFET，所述高介電常數材料層用來抵抗柵極電極上選擇性原位摻雜外延法、氫氟酸浸洗、清洗、溼刻蝕以及幹刻蝕所造成的有害影響。
本實用新型所述的MOSFET，所述源極和所述漏極通過離子注入法或選擇性原位摻雜外延法形成。
本實用新型所述的MOSFET，所述源極和所述漏極通過選擇性原位摻雜外延法形成，並且包括摻雜矽、矽-鍺、矽-碳、矽-鍺-碳或化合物半導體。
本實用新型所述的MOSFET，所述源極和所述漏極的最高表面大約與所述基底的上表面共平面。
本實用新型所述的MOSFET，所述源極和所述漏極的最高表面比所述基底的上表面高。
本實用新型所述的MOSFET，所述淺延伸的末端位於所述柵極電極周邊部份的下方。
本實用新型提供的MOSFET，柵極介電層採用高介電常數材料，並且其寬度比柵極電極大，即突出於柵極電極，因而能夠放置柵極電極與其下方邊緣的源極/漏極延伸區形成橋接而導致的短路現象，並且增進外延步驟的製程穩定性。
圖1是現有技術中一個MOSFET的剖面側視圖。
圖2是本實用新型MOSFET的一個剖面側視圖。
圖3是本實用新型MOSFET的局部放大圖。
圖4A至圖4I用來說明圖2和圖3所示的MOSFET元件的製程步驟。
圖5A至圖5F是圖4的兩個替代形成的製程步驟。
具體實施方式
為使本實用新型的上述和其他目的、特徵和優點能更明顯易懂，下文特舉出較佳實施例，並結合附圖加以纖細說明。
在本實用新型的較佳實施例中，MOSFET具有一個半導體基底，這裡所指的基底包括絕緣基底上有一個半導體層(例如SOI)或者半導體塊材本體(bulk)。本領域技術人員應知，與n型和p型金屬氧化物半導體(MOS)元件一樣，「MOSFET」包括一個或一個以上的電晶體、存儲單元(memory cell)以及其他類似的半導體元件。基底可以包括任何合適的半導體材料，通常包括矽、矽-鍺、矽-碳以及鍺。
基底的有源區界定於源極與漏極之間，上述源極與漏極通過形成於基底上表面的柵極來隔離。溝道區域位於源極與漏極間之基底中。柵極包括一個柵極介電質堆迭，其位於基底上或閒置表面上，以及一個柵極電極，其位於該介電質堆迭上方或閒置表面上。上述柵極電極可以是金屬(包括銅、金、銀、鎢、鉭、鋁、鎳、釕、銠、鈀、鉑、鈦或鉬)，金屬化合物，例如適當的金屬氮化物(例如氮化鈦或氮化鉭)，還可以是金屬矽化物(例如鈷矽化物、鎳矽化物或鈦矽化物)。上述柵極電極還可以是導電材料，例如多晶矽或多晶矽-鍺。
上述柵極介電質堆迭至少包括一層高介電常數材料層；通常，這層柵極介電質堆迭除了具有該高介電常數材料層外，其下方還設計有一層緩衝界面層(通常採用氧化矽SiO2或是含氮二氧化矽SiOxNy，然而該緩衝介面層在某些設計中可以省略)。該高介電常數材料的介電常數(相對介電常數)大於3.9(常見的高介電常數材料其介電常數都大於10)，因而其抗刻蝕能力極佳，可作為保護層以及刻蝕阻擋層。這樣，該相當薄的高介電常數材料可以作為保護或刻蝕阻擋工具，用以抵抗外延前置製程和/或外延相關製程步驟中所形成的腐蝕和其他有害影響，例如外延步驟中的清洗(包括氫氟酸的浸洗)、選擇性外延刻蝕劑的侵蝕以及其他在深源極與深漏極及其淺延伸區的外延前置製程和/或外延製程中所受的影響。
合適以及較佳的高介電常數材料包括金屬氧化物、金屬氮化物、金屬矽酸鹽(silicate)、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬氮氧化物(oxynitride)、金屬鋁酸鹽(aluminate)、矽酸鋯、鋁酸鋯、氧化鉿、氧化鋯、氮氧化鉿、氮氧化鋯、矽酸鉿、矽酸鋯、氮氧矽鉿(HfSixOyNz)、氮氧矽鋯(ZrSixOyNz)、氧化鋁、氧化鈦、氧化鉭、氧化鑭、氧化鈰、矽酸鉍(Bi4Si2O12)、氧化鎢、氧化釔、鋁酸鑭、鋇矽鈦酸鹽(Ba1-xSixTiO3)、鈦酸鉛(PbTiO3)、鈦酸鋇(BaTiO3)、鈦酸鍶(SrTiO3)、鋯酸鉛(PbZrO3)、鈦酸鉛鍶(PST)、鈮鋅酸鉛(PZN)、鈦酸鉛鋯(PZT)、鈮酸鉛鎂(PMN)，以及其中相混合或堆迭的組合。由於許多其他無機高介電常數材料可以用來抵抗多數現有刻蝕方法，因此可用於作為在選擇性外延步驟中抵抗毀損，以及避免柵極電極對源極/漏極延伸區產生橋接而導致短路的高介電常數材料層的極佳的備選材料。
上述高介電常數層具有一個側向延伸或比柵極電極大的長度或寬度，即部份高介電常數層沿著基底上表面突出或延伸於柵極電極的周圍或側邊外。也就是說，上述高介電常數層的長度或寬度如果從上方或下方看(即與高介電常數層以及基底的平面相垂直的方向)，其比柵極電極大。
在較佳實施例中，如本領域技術人員所熟知，深源極與漏極主要通過離子注入法形成。另外，還可以通過適於製造超淺結元件的選擇性原位摻雜外延步驟形成。當使用外延製程時，首先在基底中形成凹陷處，然後在其中原位外延形成經適當摻雜的深源極與漏極。在某些實施例中，上述深源極與漏極的較佳組成包括矽、矽-鍺、矽-碳，或者是同價或不同價的化合物半導體，例如I-VII、II-VI、III-V或IV-IV族化合物。上述材料可用於形成深源極與漏極區，以便在基底的溝道區產生可選的壓縮或拉伸應力。
如果使用原位摻雜外延法形成與深源極與深漏極區域材料相同或相異的個別接觸的淺源極與漏極延伸區域，其位置在柵極介電質堆迭的突出或延伸部份的下方，且介於深源極與深漏極區域之間。上述延伸區的閒置或上表面與柵極介電質堆迭的突出部份的下表面相接觸；而較佳的設計則是上述淺源極與漏極延伸區域延伸至柵極介電質堆迭的突出部份的邊緣內，且位於柵極電極周圍部份的下方。選擇適當的柵極電極與其下方部份的重迭程度(垂直於基底的方向)以得到所需的覆蓋電容(overlay capacitance)和串聯溝道電阻(series channelresistance)，使得該半導體元件能夠獲得最佳性能和較佳的短溝道效應(short channel effect)。溝道區域位於上述深源極與深漏極之間，並且位於上述淺源極與漏極延伸區域之間，以及柵極介電質堆迭的下方。
在一些實施例中，深源極與深漏極的閒置表面通常與基底的上表面為共平面；在另一些實施例中，源極與漏極可以突起或提高，以使源極與漏極的上方閒置表面提高至基底的上表面之上；還有一些實施例，因為某些刻蝕製程造成的凹陷(recess)(例如，隔離層刻蝕時所造成的凹陷)，深源極與深漏極的表面可能低於基底的上表面。在某些實施例中，源極、漏極以及其個別的延伸區包括相同材料的組成，而在另一些實施例中，源極/漏極的組成材料可以與其延伸區不同。
在方法方面，本實用新型提供製造具有上述結構的MOSFET的方法。
首先參考圖1，其顯示的是美國第6,504,214號專利(以下簡稱′214號專利)中的MOSFET10。圖1引自′214號專利的圖1，該MOSFET或其他半導體元件10形成於一個基底12中或其上。元件10可以是MOSFET用於互補式金屬氧化物半導體或其他類型集成電路的製造中，且元件10也可以採取其他類型的電晶體、存儲單元或其他類型的半導體元件。複合元件10，其包括NMOS和/或PMOS元件10，可以在基底12上形成，並通過隔離區域14而隔離。
元件10包括基底12的有源區16，如圖所示，基底12可以是塊狀形式，並且包括矽、矽-鍺、鍺或其他半導體本體。如果希望製造SOI結構，則基底12可以由矽、矽-鍺或其他半導體材料的半導體薄膜位於一個絕緣材料的層別(未示)上而構成，該絕緣材料層可以是埋藏氧化層(buried oxide，BOX)。對於後者，絕緣材料層是在另一個半導體晶圓上形成的。
有源區16包括一個深源極18、一個深漏極20，以及一個位於上述源極18與漏極20之間的柵極22。深源極18與漏極20通過原位摻雜選擇性低溫外延技術形成，且其上方部份突出至基底12的平面。
柵極22包括一個相當厚的柵極電極24，且其下方為高介電常數層26，上述高介電常數層26將柵極電極24與基底12隔離。如′214專利所示，高介電常數層26可位於中間緩衝界面層(intervening buffe rinterface)27上，而該緩衝界面層27可以依次位於基底12之上。根據′214專利第6欄第29至32行，高介電常數層26與緩衝界面層27(如果有)通過圖形化與柵極電極24具有相同範圍；而在其第1欄第62至64行中，則說明了其是通過移除在柵極電極外的側邊延伸的部份高介電常數材料層而形成的。
基底12中定義有介於源極18與漏極20之間的溝道28。溝道28的導電通過施加於柵極電極24的電子信號來控制。柵極電極24可以是金屬、含有金屬的化合物、半導體或者金屬矽化物。上述金屬可以是鎢、鉭、鋁、鎳、釕、銠、鈀、鉑、鈦及鉬；上述含有金屬的化合物可以包括氮化鈦或氮化鉭；上述半導體可以是多晶矽或多晶矽-鍺。如果上述柵極電極24是半導體，則可以通過金屬矽化(siliciding)柵極電極24的閒置表面來形成導電柵極接觸29。可以採用類似方法形成源極18與漏極20的導電接觸30。
在′214專利中，上述介於高介電常數層26與基底12的緩衝界面27的功能包括a)防止原子自高介電常數層26擴散和/或滲透至基底12；以及b)防止該高介電常數層26與基底12發生反應。上述每個功能或兩者均可能導致位於溝道28中的載流子遷移速率(mobility)的降低。
高介電常數層26是高介電常數材料或高介電常數材料的多層重疊。在′214專利中，「高介電常數」是指高介電常數層26的材料具有大於10的相對介電常數或介電常數，並且′214專利中記載的較佳高介電常數材料包括金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬氮氧化物、金屬鋁酸鹽、矽酸鋯、鋁酸鋯、氧化鉿、氧化鋯、氮氧化鉿、氮氧化鋯、矽酸鉿、矽酸鋯、氮氧矽鉿、氮氧矽鋯、氧化鋁、氧化鈦、氧化鉭、氧化鑭、氧化鈰、矽酸鉍、氧化鎢、氧化釔、鋁酸鑭、鋇矽鈦酸鹽、鈦酸鉛、鈦酸鋇、鈦酸鍶、鋯酸鉛、鈦酸鉛鍶、鈮鋅酸鉛、鈦酸鉛鋯、鈮酸鉛鎂、以及其相混合或堆迭的組合，且均具有大於10的介電常數。兩種或三種金屬氧化物的組合與一個介電常數大於20的鐵電材料。在′214專利中，還記載了高介電常數層26可以是介電常數小於10的標準介電常數(standard k)材料，例如氧化矽、氮氧化矽以及氮化矽。
在′214專利中，記載了較佳高介電常數的高介電常數層26，由於其能減低在源極18/漏極20以及柵極電極24之間所產生的電流洩漏，因此可以建立一個適當的電容(capacitance)，並且除此之外還能改善元件10的可靠性。
在柵極22的側壁形成一個偏移隔離層(liner)31，其有助於在元件10的製造過程中將柵極22與源極18和漏極20隔離。該偏移隔離層31可以是相當厚的氧化矽或其他氧化物。
位於偏移隔離層31上的側壁是隔離層(sidewall spacer)32。該隔離層32與隔離區域14間的位置，是通過外延法形成的源極18與漏極20區域。隔離層32可以是氧化物(例如氧化矽)、氮化物(例如為氮化矽)或者複合式隔離物(composite spacer)，例如氧化物/氮化物、氧化物/氮化物/氧化物或氮化物/氧化物/氮化物。
深源極18與深漏極20分別位於通過選擇性刻蝕偏移隔離層-隔離層31-32與隔離區域14間的區域而在基底12中所形成的相對凹陷處38與40中。較佳情況下，源極18與漏極20位於隔離區域14與偏移隔離層31-隔離層32之間通過矽或矽-鍺的低溫選擇性外延法而形成的個別的凹陷處38與40中。適當的摻雜物種(N-型或P-型)可以通過現有技術將其引入至源極18與漏極20中。一般N-型的摻雜物包括銻、磷以及砷；而一般P-型的摻雜物則包括硼、鎵以及銦。
美國第6,512,269號專利(以下簡稱′269專利)記載了一種類似於′214專利的元件。′269專利的元件包括一個具有相當厚的標準介電常數材料的柵極介電質。深源極與深漏極具有個別較淺的延伸區，而其閒置表面與基底共平面。上述深源極與深漏極以及其延伸區利用離子注入法而非低溫外延法形成，其淺延伸區則延伸於柵極介電質下方，與柵極電極共同側向延伸。
美國第6,555,879號專利(以下簡稱′879專利)記載了另一源極/漏極延伸區域位於柵極的柵極介電質下方的元件。′879專利中元件的柵極介電質是相當厚的標準介電常數材料，並且延伸於柵極電極的周邊外，然而，源極、漏極以及其個別延伸區並非位於基底的凹陷處，且通過矽化(siliciding)基底而形成，並非利用低溫原位摻雜選擇性外延法，其源極/漏極的閒置表面不與基底共平面。
根據本實用新型的元件，例如MOSFET100，在圖2和圖3中顯示。MOSFET100的各部分與圖1中的元件10相對應，並通過三個數字表示，第一個數字是1或2，後面兩個數字對應於圖1中的相同或相似部分。
高介電常數層126用來作為柵極介電堆迭的一個主要部分，其邊緣部分200延伸或突出於柵極122的柵極電極124外或者側向遠離，在後面將對其詳細說明。該結構(高介電常數層126以及其延伸部分200)高度抗刻蝕，並可避免在不同製程步驟中造成損害，例如在外延前的清洗步驟或氫氟酸的浸洗(移除氧化物)、選擇性刻蝕以及外延製程中。高介電常數層126及其延伸部分200的保護功能可用於改善或避免柵極電極124對源極延伸區148以及柵極電極124對漏極延伸區150的橋接而導致的短路現象及其所伴隨引發的漏電流現象。高介電常數層126及其延伸部分200在處理或製造元件100的過程中被作為保護阻擋層，特別是介於高介電常數層126的下方邊緣以及源極與漏極延伸處148與150上方的接近處。
在′214專利中，用以界定凹陷處38與40以及源極18與漏極20的沉積處的偏移隔離層-隔離層31-32可以通過一個初始且暫時性的隔離層131(圖4)而取代，並在深源極118和深漏極120外延成長後移除。在源極/漏極延伸區148/150外延形成前，形成一個永久性的偏移隔離層-隔離層232於柵極122側邊，並且延伸於柵極122外的高介電常數層126突出部分200的上方閒置表面。換句話說，在本實用新型中，上述暫時性隔離層131在用完後可以被移除。將其移除後，接著再形成永久性的偏移隔離層-隔離層232，並暴露出基底112與深源極118/深漏極120的上方閒置表面以刻蝕及外延沉積其延伸區域148及150。上述永久性偏移隔離層-隔離層結構232界定了即將發生刻蝕底切138a與140a的區域，即位於高介電常數層126下方基底112的凹陷處，並通過原位摻雜外延沉積法在其中形成延伸區148與150，詳細內容將在後面加以說明。如上所述，高介電常數層126及其突出部分200可用來避免柵極電極124與源極/漏極延伸區域148與150發生橋接導致短路，上述延伸區域148與150不僅沿高介電常數層126及其突出部分200下方而延伸，並且延伸於部分柵極電極124的下方。
由於在較佳實施例中利用外延步驟以形成源極118/漏極120及其延伸區148/150，因此，本領域技術人員應能知道本實用新型所述結構和方法的效果其可對溝道區域128中形成拉伸或壓縮應力，以增大電子或空穴的遷移速率。
現參照圖4A至圖4I，其用來說明製造圖2和圖3所示元件100的較佳製造方法及其步驟。
如題4A所示，在步驟300中，提供一個半導體基底112，該半導體基底112較佳利用現有方法摻雜N-型或P-型摻雜物。接著，在步驟304中按照現有技術形成隔離區域114以決定一個或一個以上的有源區116的範圍，較佳採用淺溝槽隔離法(shallowtrench isolation，STI)或其他現有技術形成隔離區域114。
在步驟306中，接著將高介電常數層126(用於柵極介電堆迭的一個主要部份)形成於基底112的閒置表面上，並可設置於緩衝界面層127之上。如圖4B所示，在步驟308中，沉積一個適當材料層於上述高介電常數層126上，然後通過掩膜(mask)或圖形化光刻膠層以及溼式或乾式化學刻蝕而圖形化，從而形成柵極電極124。在步驟310中(圖4C)，介電層通過圖形化以產生高介電常數層126，並且其突出部分200延伸於柵極電極124外。上述步驟可先通過將具有厚度相當或接近於延伸或突出自柵極電極124外的高介電常數層126的抗刻蝕偏移隔離層212覆蓋於柵極電極124的側邊，然後再刻蝕上述高介電常數層126。
如圖4D所示，步驟312將形成暫時性的隔離層131，例如通過現有的沉積及刻蝕技術以形成一個合適材料，例如氧化矽、氮化物或者功能相近的絕緣材料。上述暫時性隔離層131可以在形成高介電常數層126的偏移隔離層212後形成，也可以在移除偏移隔離層212後形成。無論如何，暫時性隔離層131位於柵極電極124的側邊，且保護著高介電常數層126的突出部分200的外圍。步驟312所示的偏移隔離層212是可選的(optional)，其可被移除並且由暫時性隔離層131的部分所取代，如步驟316中所示(圖4E)。
在步驟316中，利用適當的刻蝕劑將介於暫時性隔離層131與隔離區域114間的基底112部分移除，以產生相對於源極118與漏極120的個別凹陷處138與140。形成凹陷處時，其還可能將柵極電極124的部份上表面移除，因而柵極電極124將輕微凹陷並具有低於上述暫時性隔離層131所界定的上方平面。接著，在圖4F的步驟318中，源極118與漏極120將分別形成於其所對應的凹陷處138與140。在較佳實施例中，源極118與漏極120通過低溫選擇性外延沉積一個合適材料而形成，例如矽、矽鍺、碳化矽(SiC)、矽鍺碳(SiGexCy)或化合物半導體，其具有源極/漏極118/120經原位摻雜，當其沉積時偕同合適的摻雜物種。同時，外延層214還可形成於柵極電極124的閒置表面上。
圖4G的步驟320中，移除暫時性隔離層131，然後在步驟322中，在柵極電極124的側邊形成一個永久性偏移隔離層231。上述永久性偏移隔離層231以及層別214可保護柵極電極124免於受到後續步驟的影響，該永久性偏移隔離層231位於先前所形成的高介電常數層126的突出部分200上。
接下來，如圖4H所示，在步驟324中，選擇性刻蝕源極/漏極118/120以及基底112的閒置表面以移除其中的部分，該刻蝕步驟薄化了源極/漏極118/120並將基底112底切，因而在基底112以及高介電常數層126的突出部分200間形成延伸區148與150的相對凹陷處138a與140a。最後，以與形成源極/漏極118/120的選擇性原位摻雜外延相同或相似的步驟來形成位於凹陷處138a與140a中的延伸區148與150，並且覆蓋於源極118與漏極120，如圖4I圖中的步驟326所示。這樣，源極118/148與漏極120/150可視作結合其個別較低部分118與120以及其相對較為上方部分或延伸區148與150的結合。深源極118與深漏極120可包括相同或不同的材料。此外，淺延伸區148與150可包括與深源極118與深漏極120相同或不同的材料。
在圖2至圖4中，源極結構118/148與漏極結構120/150的閒置表面與基底112的閒置表面共平面，該結構稱為「未凸起(non-raised)」結構；如本領域技術人員所熟知，源極/漏極延伸區域148與150還可以使其閒置表面提高至基底上方(如圖2圖中虛線236處所指)或降至低於基底上方，而後者稱為突起或下凹結構。
具有高介電常數層126的突出部分200的元件可用以避免柵極電極124與源極/漏極延伸區148/150之間發生橋接而導致的短路，而這種短路是傳統類似製程的最大問題。因此，本實用新型採用其突出部分200用以改善橋接導致的短路現象，並增進外延步驟的製程穩定性(robustness)。根據理論，高介電常數層126及其突出部分200抵抗刻蝕侵襲的能力極強，可用於保護在形成凹陷處138a與140a中的有害影響以及用以產生延伸區148及150的外延步驟的影響，因而足以防止柵極電極124與其下方邊緣的源極/漏極延伸區148及150的區域形成橋接導致的短路。根據理論，現有技術僅利用偏移隔離層/隔離層31/32在柵極22的側邊，且不具有突出部分200以容許刻蝕和/或外延步驟以侵襲高介電常數層26的邊緣，因而存在潛在的漏電流隱患。
圖5A至圖5F用來說明圖4中步驟312至326的兩個替代方法，以製造與圖2和圖3圖中的MOSFET相似的MOSFET100′與100″。
在圖5A的步驟400中，根據需要，高介電常數層126可以包括緩衝界面層127，而柵極電極124則通過沉積和圖形化而形成，前者的寬度比後者大，且高介電常數層126的延伸部分200突出至柵極電極124的周邊外。暫時性偏移隔離層131′已先形成以覆蓋柵極電極124的側邊和突出部分200的上方閒置表面。淺凹陷區138a′與140a′通過刻蝕基底112表面形成，實行刻蝕步驟以使在基底112表面形成底切，且凹陷區138a′與140a′延伸於高介電常數層126的突出延伸處200的下方，並且距柵極電極124的下方一個可選距離。暫時性偏移隔離層131′以及高介電常數層126及其突出延伸部份200在刻蝕過程中遮蔽了柵極電極124。
在圖5B的步驟402中，施加選擇性原位外延法以在凹陷處138a′與140a′中形成淺延伸區148′與150′。因此，上述淺延伸區148′/150′位於突出部分200以及柵極電極124邊緣的下方。在步驟402與404之間，將上述暫時性偏移隔離層131′移除，且在圖5C圖的步驟404中，形成永久性隔離層231′以覆蓋於柵極電極124側邊、高介電常數層126的突出部分200以及淺延伸區148′與150′一個選定區域及其下方的基底112。
在圖5D的步驟406中，深源極118′與深漏極區120′如箭頭所示，通過離子注入法注入至裸露的淺延伸區148′與150′以及基底112中而形成，從而形成MOSFET100′。上述永久性隔離層231′界定並且限制了上述部分118′與120′至柵極122的範圍。
步驟408與410是步驟406的替換選擇。在圖5E的步驟408中，深凹陷處138′與140′經穿越未覆蓋永久性隔離層231′的淺延伸區148′與150′部分，並且深至基底112中而形成。最後，在圖5F的步驟410中，深源極與漏極部分118″與120″通過選擇性原位外延法形成於凹陷處138′與140′中而形成MOSFET100″雖然本實用新型已通過較佳實施例說明如上，但該較佳實施例並非用以限定本實用新型。本領域的技術人員，在不脫離本實用新型的精神和範圍內，應有能力對該較佳實施例做出各種更改和補充，因此本實用新型的保護範圍以權利要求書的範圍為準。
附圖中符號的簡單說明如下10MOSFET 27緩衝界面層12基底28溝道14隔離區域29導電柵極接觸16有源區 30源極與漏極的導電接觸18深源極 31偏移隔離層20深漏極 32隔離層22柵極38源極凹陷處24柵極電極40漏極凹陷處26高介電常數層100、100′、100″MOSFET
112基底138a′源極延伸區凹陷處114隔離區域140、140′深漏極凹陷處116有源區 140a漏極延伸區凹陷處118、118′、118″深源極140a′漏極延伸區凹陷處120、120′、120″深漏極148源極延伸區122柵極148′淺源極延伸124柵極電極150漏極延伸區126高介電常數層150′淺漏極延伸127緩衝界面層 200高介電常數層延伸部分128溝道212偏移隔離層131、131′偏移隔離層 231/232偏移隔離層/隔離層132隔離層 231′隔離層138、138′深源極凹陷處 236突起式源極/漏極的表面138a源極延伸區凹陷處
權利要求1.一種金屬氧化物半導體場效應電晶體，其特徵在於包括一個半導體基底；一個柵極，位於該基底的一個閒置表面，該柵極包括一個柵極介電質堆迭和一個柵極電極，該柵極介電質堆迭包括至少一層位於該基底的該閒置表面的高介電常數材料層，該柵極電極位於該高介電常數材料層的閒置表面，且該高介電常數材料層突出於該柵極電極外；一個源極與一個漏極，形成於柵極的相對側；以及一個淺源極延伸和一個淺漏極延伸，位於該源極和漏極上方，並延伸至該高介電常數材料層下方。
2.根據權利要求1所述的金屬氧化物半導體場效應電晶體，其特徵在於所述高介電常數材料層的介電常數約大於3.9。
3.根據權利要求1所述的金屬氧化物半導體場效應電晶體，其特徵在於所述柵極介電質與所述基底的閒置表面之間設置有一個緩衝界面層。
4.根據權利要求1所述的金屬氧化物半導體場效應電晶體，其特徵在於所述源極和所述漏極通過選擇性原位摻雜外延法形成，並且包括摻雜矽、矽-鍺、矽-碳、矽-鍺-碳或化合物半導體。
5.根據權利要求1所述的金屬氧化物半導體場效應電晶體，其特徵在於所述源極和所述漏極的最高表面大約與所述基底的上表面共平面。
6.根據權利要求1所述的金屬氧化物半導體場效應電晶體，其特徵在於所述源極和所述漏極的最高表面比所述基底的上表面高。
7.根據權利要求1所述的金屬氧化物半導體場效應電晶體，其特徵在於所述淺延伸的末端位於所述柵極電極周邊部份的下方。
專利摘要一種金屬氧化物半導體場效應電晶體，包括位於基底上的高介電常數柵極介電質，以及位於該柵極介電質上的柵極電極，且柵極介電質突出於柵極電極外。柵極的每一側形成有深源極和深漏極，其具有淺延伸區。深源極與深漏極區通過選擇性原位摻雜外延法或離子注入法形成，延伸區通過選擇性原位摻雜外延法形成。延伸區位於柵極下方並與柵極介電質接觸。柵極介電質的材料以及其突出至柵極電極外的程度可以選擇，以使外延及其相關步驟不會引發柵極電極與源極/漏極延伸區間發生橋接而導致的短路。
文檔編號H01L29/51GK2788356SQ200420112318
公開日2006年6月14日 申請日期2004年11月1日 優先權日2003年10月31日
發明者王志豪, 陳尚志, 王焱平, 邱顯光, 姚亮吉, 胡正明 申請人:臺灣積體電路製造股份有限公司