錨定的導電通孔及形成方法
2023-12-02 16:00:31
專利名稱：錨定的導電通孔及形成方法
技術領域：
本公開一般地涉及半導體エ藝，並且更具體地說，涉及ー種錨定的導電通孔(,anchored conductive via)及形成萬法。
背景技術：
在半導體エ藝中，金屬層與下方表面的粘接有時不足以承受來自半導體封裝的機械應カ或熱應力。這可能導致金屬層從下方的表面抬升或與其分離。這種抬升或者分離可能導致例如電開路或者提供了溼氣或者汙染物進入的路徑
發明內容
根據本發明ー個方面，提供了一種用於形成導電通孔的方法，包括形成具有導電材料的表面的導電接觸結構；在所述導電接觸結構上形成底切層，所述底切層是與所述導電材料的表面不同的材料；在所述底切層在和所述導電接觸結構上形成電介質層，所述底切層位於所述電介質層與所述導電接觸結構之間；在所述導電接觸結構上的所述電介質層中形成開ロ ；通過所述電介質層中的開ロ去除所述底切層的材料，其中通過所述電介質層中的開ロ露出所述導電接觸結構的表面，其中通過去除所述底切層的材料形成的開ロ比所述電介質層中的開ロ寬，使得所述電介質層具有在所述導電接觸結構上方的與所述電介質層中的開ロ相鄰的懸突部分；以及以導電填充材料填充通過所述去除所述底切材料形成的開ロ並且至少部分地填充所述電介質層中的開ロ，其中所述填充形成位於所述電介質層的所述懸突部分與所述導電接觸結構之間的導電填充材料。根據本發明另一方面，提供了ー種集成電路，包括導電接觸結構，包括具有最高點的主頂表面；電介質層，位於所述主頂表面上，所述電介質層包括位於所述主頂表面上的懸突部分，所述懸突部分限定開ロ，其中所述懸突部分具有與所述主頂表面的所述最高點所在的平行面垂直分離的下側平面；以及導電材料結構，與所述導電接觸結構電導通，其中所述導電材料結構包括垂直地位於所述懸突部分的下側平面與所述導電接觸結構的所述主頂表面之間的第一部分，所述導電材料結構包括至少部分地填充所述懸突部分所限定的所述開ロ的第二部分。
以示例的方式示出了本發明，並且本發明不受附圖的限制，在附圖中，相同的附圖標記指示類似的単元。附圖中的単元出於簡化和清楚起見而示出的，而不必按比例繪製。圖I示出根據本發明一個實施例的處於エ藝階段的半導體結構10。圖2示出根據本發明一個實施例的處於後續エ藝階段的圖I所示半導體結構10。圖3示出根據本發明一個實施例的處於後續エ藝階段的圖2所示半導體結構10。圖4示出根據本發明一個實施例的處於後續エ藝階段的圖3所示半導體結構10。圖5示出根據本發明一個實施例的處於後續エ藝階段的圖4所示半導體結構10。
圖6示出根據本發明一個實施例的處於エ藝階段的半導體結構100。圖7示出根據本發明一個實施例的處於後續エ藝階段的圖6所示半導體結構100。圖8示出根據本發明一個實施例的處於後續エ藝階段的圖7所示半導體結構100。圖9示出根據本發明一個實施例的處於後續エ藝階段的圖8所示半導體結構100。
具體實施例方式在一個實施例中，為了改善導電通孔與下方金屬墊盤(pad)的粘接，在金屬墊盤上形成錨定的導電通孔。在一個實施例中，在金屬墊盤上形成電介質層，並且在該電介質層中形成開ロ，導致在該金屬墊盤上的電介質層的懸突部分。然後，該開ロ被至少部分填充以導電材料，以形成導電通孔，其中，導電材料形成在所述懸突部分的下方，以形成在電介質的懸突部分下延伸的導電通孔的錨部分。以這樣的方式，錨部分可以允許改善導電通孔對下方的金屬墊盤的粘接性。在一個實施例中，該導電材料被形成為具有張性(tensile)內 部應力，使得它緊壓著電介質的懸突部分。以這樣的方式，電介質層與導電通孔之間的間隙可以被進一步減小。圖I示出根據本發明一個實施例的半導體結構10，其具有器件結構16，器件結構16包括多個互連層14和最終金屬層12。注意，器件結構16可以是集成電路的一部分，並且可以是晶片或者エ件的一部分。最終金屬層12包括處於器件結構16的頂表面的金屬墊盤26和金屬墊盤28。金屬墊盤26和28可以由諸如例如銅或者鋁的金屬形成。注意，金屬墊盤26和28每ー個也可以被稱為導電接觸結構。互連層14可以包括任意數量的可以用於在最終金屬層12與器件結構16內的位於互連層14下方的任何器件之間路由電信號的互連層。互連層14包括導電互連18和20以及導電通孔22和24，其中導電通孔22將導電互連18電連接到金屬墊盤26，而導電通孔24將導電互連20電連接到金屬墊盤28。互連層14的導電部分(例如，導電通孔22和24以及導電互連18和20)可以由例如銅或者鋁形成。器件結構16包括圍繞金屬層12和互連層14的導電部分的層間電介質(ILD) 30。注意,如下面將參考替代實施例所描述的，金屬層12可以不是最終金屬層，因為可以在金屬層12之後形成另外的互連層。仍參考圖1，結構10包括在器件結構16上(在金屬墊盤26和28上及在ILD 30上)形成的底切層32。金屬墊盤26和28每ー個都具有導電材料的頂表面，並且底切層32是與金屬墊盤26和28的表面不同的材料。在一個實施例中，底切層32可以是諸如例如ニ氧化矽的電介質材料。此外，在一個實施例中，底切層32可以由與ILD 30不同的電介質材料形成。結構10還包括形成在底切層32上的鈍化層34。鈍化層34可以被稱為電介質層，並且可以包括任何適當的電介質材料。在一個實施例中，底切層32是粘接到上面的鈍化層34並粘接到下面的最終金屬層12的粘接層。注意，器件結構16的器件可以是任何類型的，並且可以形成在任何類型的半導體基板上。例如，半導體基板可以包括任何半導體材料或者材料組合，諸如砷化鎵、鍺娃、絕緣體上娃(SOI)、娃、單晶娃等以及它們的組合。此外,在一個實施例中，底切層32形成在器件結構16 (其可以是エ件的一部分)的表面的處於導電接觸結構之外(金屬墊盤26和28之外)的區域上。類同地，鈍化層34也可以形成在器件結構16的表面的處於導電接觸結構之外的區域上。圖2示出根據本發明一個實施例的在金屬墊盤26和金屬墊盤28上的鈍化層34中分別形成開ロ 36和38之後的圖I所示結構10。在一個實施例中，進行蝕刻穿過鈍化層34，以露出金屬墊盤26和28上的底切層32。因此，開ロ 36和38 (分別在金屬墊盤26和28上)姆ー個都露出下面的一部分底切層32。圖3示出根據本發明一個實施例的在使開ロ 36和38延伸以分別露出金屬墊盤26和28後的圖2所示結構10。開ロ 36和38被形成為使得它們分別露出下面的金屬墊盤26和28，並且導致與每個開ロ 36和38相鄰的鈍化層34的懸突部分。例如，在一個實施例中，進行各向同性蝕刻，以使得底切層32的在開ロ 36和38內的部分被移除，從而底切鈍化層34。(因此，注意，底切層32是可以相對於鈍化層34選擇性蝕刻的材料。)以這樣的方式，鈍化層34包括鄰近開ロ 36的懸突部分40和鄰近開ロ 38的懸突部分42。因此，注意，開ロ36包括位於金屬墊盤26與鈍化層34之間的底部部分，所述底部部分具有比鈍化層34內的頂部部分寬的開ロ。類同地，開ロ 38包括位於金屬墊盤28與鈍化層34之間的底部部分，所述底部部分具有比鈍化層34內的頂部部分寬的開ロ。如圖3所示，金屬墊盤26和28的頂表面分別通過開ロ 36和38露出，其中通過去除部分底切層32形成的開ロ比鈍化層34中的開ロ寬，從而鈍化層34具有分別鄰近開ロ 36和38的懸突部分40和42。此外，注意， 在開ロ 36和38的延展後，留下底切層32圍繞金屬墊盤26和28的部分。圖4不出根據本發明一個實施例的以導電材料填充開ロ 36和38後的圖3所不結構10。在一個實施例中，在開ロ 36中形成導電材料44(也被稱為導電填充材料)，以使得導電材料44填充通過底切層32形成的底切ロ。即，在金屬墊盤26之上的鈍化層34的懸突部分40下，形成導電材料44。類同地，在開ロ 38中形成導電材料46，以使得導電材料46填充由底切層32形成的底切ロ，從而在金屬墊盤28之上的鈍化層34的懸突部分42下形成導電材料46。在一個實施例中，導電材料44和46姆ー個包括諸如鎳、招或者銅的金屬。在一個實施例中，導電材料44和46分別具有按重量計85%或者更高的鎳含量。在ー個實施例中，導電材料44和46是通過在開ロ 36和38內金屬無電鍍形成的鍍層金屬。在所不的實施例中，導電材料44和46被形成為使得它們溢出到圍繞每ー開ロ 36和38的鈍化層34的頂表面上。然而，在替代實施例中，導電材料44和46可以被形成為使得它們保持與鈍化層34的頂表面基本齊平，或者低於鈍化層34的頂表面。即，導電材料44和46填充通過去除底切層32形成的開ロ，並且至少部分地填充鈍化層34內的開ロ 36和38。因此，可以明白每ー導電材料44和46是如何通過填充在鈍化層34的懸突部分之下的那些位置中而形成錨定的導電通孔的。此外，在一個實施例中，導電材料44和46被形成為使得它們具有內部張應力。以這樣的方式，導電材料44收縮，以便對鈍化層34的懸突部分40施加壓力，以使得導電材料44圍繞鈍化層34的部分夾緊鈍化層34。例如，懸突部分40和金屬墊盤26之間的導電材料44對懸突部分40提供向上的壓力，而重疊在鈍化層34的頂表面上的導電材料44對鈍化層34頂表面提供向下的壓カ。相同的描述也適用於導電材料46,導電材料46對鈍化層34的懸突部分42施加壓カ使得導電材料46夾緊鈍化層34。如果導電材料44和46不重疊在鈍化層34的頂表面上，則利用導電材料對鈍化層34的懸突部分施加的向上壓力，仍可以實現改善的粘接性。此外，注意，內部張應カ提供的壓カ還可以幫助減小在導電材料44和46與鈍化層34之間可能存在的任何間隙。在一個實施例中，在無電鍍エ藝期間，通過使鍍液的磷含量在以重量計5. 0%至10. O %的範圍內，通過將鍍液的pH值調節到4或者更高，利用3安培每平方分米(A/dm2)或者更低的電流密度，或者它們的組合，來實現內部張應力。在一個實施例中，可以完成結構10的加工使得它作為集成電路的一部分並且被從晶片單顆化(singulate)或者隨後被封裝。圖5示出根據其中金屬層12不是器件結構16的最終金屬層的ー個實施例的在金屬層12上形成附加互連層的結構10。例如，如上所述，金屬層12可以是中間金屬層，其中形成錨定的導電通孔以改善粘接性，例如中間金屬層之間的粘接性。在圖5所示的實施例中，互連層54形成在鈍化層34和導電通孔44和46上。(在一個實施例中，在以導電材料填充開ロ 36和38後，可以執行平坦化，諸如，例如可以執行化學機械拋光(CMP)。)互連層54包括圖形化的金屬層，該圖形化的金屬層具有分別與導電通孔44和46電接觸(即，電導通)的導電互連部分48和50以及位於導電互連部分之間的ILD 52。因此，可以繼續後面的エ藝以形成集成電路所需數量的互連層。圖6示出根據本發明一個實施例的結構100。結構100包括器件結構16 (其與結構10的器件結構16類同，因此，上面對結構10的器件結構16所做的所有描述以及其中具有相同附圖標記的單元也適用於圖6-9)。結構100還包括具有在金屬墊盤26上的第一物理隔離結構60以及在金屬墊盤28上的第二物理隔離結構62的圖形化的底切材料層。注意，根據金屬層12的需要，圖形化的底切材料層可以具有任意數量的底切材料的物理隔離結構。此外，注意，物理隔離結構60和62也可以被稱為底切層部分60和62。在一個實施例中，圖形化的底切材料層(例如，底切層部分60和底切層部分62)包括與金屬墊盤26和28的頂表面的導電材料不同的材料。在一個實施例中，圖形化的底切材料層包括電介質材料，諸如，例如氧化矽或者氮化矽。替代地，所述底切層部分可以包括諸如鋁的導電材料。在該實施例中，底切材料的導電材料可以與金屬墊盤26和28的底切材料不同。在一個實施例中，形成圖形化的底切材料層包括在器件結構16(其可以是エ件的一部分)的表面上形成底切層，其中在器件結構16的處於導電接觸結構(諸如金屬墊盤26和28)之外的區域上形成底切層。隨後，可以將底切層圖形化，以在金屬墊盤26和28上分別形成物理隔離結構60和62。仍參考圖6，在圖形化的底切材料層上形成鈍化層64(也被稱為電介質層)。SP，它形成在底切層部分60和62在以及在金屬層12和金屬墊盤26和28上。注意，可以利用多個電介質層來形成鈍化層64，並且鈍化層64可以包括任何適當的電介質材料。此外，注意，鈍化層64圍繞物理隔離結構60和62中每ー個的所有外周側。圖7示出根據本發明一個實施例的在金屬墊盤26和28上在鈍化層64中分別形成了開ロ 66和68後的圖6所示結構100。在一個實施例中，進行蝕刻穿過鈍化層64，以露出金屬墊盤26上的底切層部分60和金屬墊盤28上的底切層部分62。因此，開ロ 66和68每ー個都露出下面的圖形化的底切材料層的部分。圖8不出根據本發明一個實施例的在使開ロ 66和68延展從而分別露出金屬墊盤26和28後的圖7所示結構100。開ロ 66和68被形成為使得它們分別露出下方的金屬墊盤26和28，並且產生與每ー開ロ 66和68相鄰的鈍化層64的懸突部分。例如，在一個實施 例中，執行各向同性蝕刻，以使得開ロ 66內的底切層部分60的全部或者部分以及開ロ 68內的底切層部分62的全部或者部分被去除，從而底切鈍化層64。(因此，注意，圖形化的底切材料層包括可以相對於鈍化層64選擇性地蝕刻的材料。)以這樣的方式,鈍化層64包括鄰近開ロ 66的懸突部分70和鄰近開ロ 68的懸突部分72。因此，注意，開ロ 66包括位於金屬墊盤26與懸突部分70之間的底部部分，該底部部分具有比鈍化層64內的頂部部分寬的開ロ。類同地，開ロ 68包括位於金屬墊盤28與懸突部分72之間的底部部分，其具有比鈍化層64內的頂部部分寬的開ロ。如圖8所示，金屬墊盤26和28的頂表面分別通過開ロ66和68露出，其中通過去除底切層部分60和62而形成的開ロ每一均比鈍化層64內的相應開ロ寬，從而鈍化層64具有分別與開ロ 66和68相鄰的懸突部分70和7。圖9不出根據本發明一個實施例的以導電材料填充開ロ 66和68後的圖8所不結構100。在一個實施例中,在開ロ 66內形成導電材料74(也被稱為導電填充材料)，以使得導電材料44填充底切層部分60形成的底切ロ。即，在金屬墊盤26上的鈍化層64的懸突部分70的下面形成導電材料74。類同地，在開ロ 68內形成導電材料76，以使得導電材料76填充底切層部分62形成的底切ロ，從而在金屬墊盤28上的鈍化層64的懸突部分72的下面形成導電材料76。在一個實施例中，導電材料74和76每ー均包括諸如鎳、鋁或者銅的金屬。在一個實施例中，導電材料74和76每ー均具有以重量計85%或者更高的鎳含量。在一個實施例中，導電材料74和76是在開ロ 66和68內通過金屬的無電鍍形成的鍍層金屬。在所不的實施例中，導電材料74和76被形成為使得它們溢出到圍繞姆ー開ロ 66和68的鈍化層64的頂表面上。然而，在替代實施例中，導電材料74和76可以形成為使得它們保持與鈍化層64的頂表面基本上齊平或者低於鈍化層64的頂表面。即，導電材料74和76填充通過去除底切層部分60和62形成的開ロ，並且至少部分地填充鈍化層64內的開ロ 66和68。因此，可以明白，導電材料74和76每ー個是如何通過填充在鈍化層64的懸突部分之下的位置中而形成錨定的導電通孔的。此外，在一個實施例中，導電材料74和76被形成為使得它們具有內部張應力。以這樣的方式，懸突部分70和金屬墊盤26之間的導電材料74對懸突部分70提供向上的壓力，而重疊在鈍化層64的頂表面上的導電材料74對鈍化層64的頂表面提供向下的壓力。相同的描述也適用於導電材料76。如果導電材料74和76不重疊在鈍化層64的頂表面上，則通過導電材料對鈍化層64的懸突部分施加的向上壓力，仍可以實現改善的粘接性。此夕卜，注意，內部張應カ提供的壓カ還可以幫助減小在導電材料74和76與鈍化層64之間可能存在的任何間隙。在一個實施例中，在無電鍍エ藝期間，通過使鍍液的磷含量在以重量計
5.O %至10. 0%的範圍內，通過將鍍液的pH值調節到4或者更高，利用具有3安培每平方分米(A/dm2)或者更低的電流密度的鍍エ藝，或者它們的組合，來實現內部張應力。在ー個實施例中，可以完成結構10的エ藝使得它是集成電路的一部分並且從晶片單顆化或者隨後被封裝。替代地，可以在結構100上形成附加互連層，如參考例如圖5的例子就結構10所描述的。因此，可以明白，圖1-9的實施例是如何形成如下的集成電路的，所述集成電路具有導電接觸結構(諸如，金屬墊盤26)，該導電接觸結構具有主頂表面和最高點；位於主頂表面上的電介質層(諸如，鈍化層34、或者64)，其中該電介質層包括在主頂表面上的懸突部分(諸如部分40、42、70、或者72)。懸突部分限定開ロ(諸如，開ロ 36、38、68、或者68)，並且懸突部分具有與主頂表面的最高點所在的平行面垂直分離的下側平面。該集成電路還可以包括與導電接觸結構電導通的導電材料結構(諸如，例如，導電填充物44、46、74、或者76)。所述導電材料結構包括垂直地位於懸突部分的下側平面與導電接觸結構的主頂表面之間的第一部分。即，導電材料可以包括位於通過去除底切層(諸如，底切層32或者底切層部分60或者62)而形成的底切ロ區域內並且在懸突部分下的第一部分。所述導電材料結構還包括至少部分地填充懸突部分所限定的開ロ的第二部分(該開ロ可以是例如鈍化層34中的開ロ 36或者38或者鈍化層64中的開ロ 66或者68)。至此，應當理解，已經提供了一種用於形成可以改善粘接性並且減小間隙的錨定的導電通孔的方法。在一個實施例中，鈍化層下的底切材料層被選擇性地蝕刻，以形成與露出的金屬墊盤上的開ロ相鄰的鈍化層的懸突部分。然後，在該開口和底切口中(由所述選擇性蝕刻產生)形成導電材料，以使該導電材料填充金屬墊盤與鈍化層的懸突部分之間的空間。這些填充的底切ロ提供了用於導電通孔的錨，這可以有助於維持導電通孔對下方的金屬墊盤更好的粘接性。此外，導電材料可以被形成為使得它具有內部張應力。此外，本說明書和權利要求書中的術語「前」、「後」、「頂」、「底」、「上」、「下」等(如果存在的話)用於描述性的目的，而不是必然說明的固定的相對位置。應當理解，如此使用的術語在適當環境下可以互換，以使得在此描述的本發明的實施例例如能夠以在此所示的或者以另外的方式描述的取向之外的其他取向工作。 儘管參考特定實施例描述了本發明，但是可以進行各種修改和變更，而不脫離下面的權利要求書所描述的本發明的範圍。例如，錨定的導電通孔可以用於最終金屬層上和/或用於中間金屬層上。因此，說明書和附圖應被認為是說明性的，而不是限制性意義，並且所有這些修改被包括在本發明的範圍內。在此就特定實施例描述的任何益處、優點或者問題的解決方案均不應被看作是任何或者所有權利要求的關鍵的、需要的、或實質性的特徵或者要素。此外，在此使用的術語「一」 (「a」或者「an」)被定義為ー個或者多於ー個。此夕卜，權利要求中諸如「至少ー個」和「一個或者多個」的引語的使用，不應被認為暗示了通過「一」(不定冠詞「a」或者「an」)對另ー個權利要求要素的引用將含有這樣引用的權利要求要素的任何特定權利要求限制為僅含有ー個該要素的發明，即使在同一權利要求包括了引語「ー個或者多個」或者「至少ー個」以及諸如「a」或者「an」的不定冠詞時也是如此。這同樣適用於定冠詞的使用。除非另有說明，諸如「第一」和「第二」的術語用於任意地區分這些術語描述的要素。因此，這些術語並不必然表示這些要素的時間或者其他方面的優先性。下面是本發明的各種實施例。項目I包括一種用於形成導電通孔的方法，包括形成具有導電材料的表面的導電接觸結構；在所述導電接觸結構上形成底切層，所述底切層是與所述導電材料的表面不同的材料；在所述底切層在和所述導電接觸結構上形成電介質層，所述底切層位於所述電介質層與所述導電接觸結構之間；在所述導電接觸結構上的所述電介質層中形成開ロ ；通過所述電介質層中的開ロ去除所述底切層的材料，其中通過所述電介質層中的開ロ露出所述導電接觸結構的表面，其中通過去除所述底切層的材料形成的開ロ比所述電介質層中的開ロ寬，使得所述電介質層具有在所述導電接觸結構上方的與所述電介質層中的開ロ相鄰的懸突部分；以及以導電填充材料填充通過所述去除所述底切材料形成的開ロ並且至少部分地填充所述電介質層中的開ロ，其中所述填充形成位於所述電介質層的所述懸突部分與所述導電接觸結構之間的導電填充材料。
項目2包括項目I所述的方法，其中所述底切材料的特徵在於是電介質材料。項目3包括項目I所述的方法，其中所述底切材料包括ニ氧化矽。項目4包括項目3所述的方法，其中所述電介質材料包括氮化矽。項目5包括項目I所述的方法，其中所述去除底切層的材料包括利用採用對所述底切材料具有選擇性而對所述電介質材料沒有選擇性的蝕刻化學品的各向同性蝕刻。項目6包括項目I所述的方法，其中形成所述底切層包括在エ件的表面上形成所述底切層，所述エ件包括所述導電接觸結構，其中在所述エ件的所述表面上形成所述底切層包括在所述導電接觸結構外的區域上形成所述底切層；形成所述電介質層包括在位於所述導電接觸結構外的所述區域中在所述底切層上形成所述電介質層；去除所述底切層的材料導致在至少ー些所述區域中殘留所述底切層的材料。
項目7包括項目6所述的方法，其中所述底切層的材料用作粘接層，用於將所述電介質層粘接到所述エ件的表面上。項目8包括項目I所述的方法，其中形成所述底切層包括在エ件的表面上形成所述底切層，所述エ件包括所述導電接觸結構，其中所述在所述エ件的表面上形成所述底切層包括在所述導電接觸結構之外的區域上形成所述底切層；形成所述底切層包括將所述底切層圖形化，以在所述導電接觸結構上形成所述底切層的物理隔離結構；形成所述電介質層還包括在所述物理隔離結構上形成所述電介質層，以使得所述電介質層圍繞所述物理隔離結構的所有外周側；其中所述物理隔離結構的寬度比所述電介質層中的開ロ寬。項目9包括項目8所述的方法，其中去除所述底切層的材料包括去除所述物理隔離結構的所有材料。項目10包括項目I所述的方法，其中所述電介質層的特徵在於是鈍化層，並且所述導電接觸結構的特徵在於是位於集成電路的最終金屬層中的導電結構。項目11包括項目I所述的方法，其中所述填充開ロ被執行為使得導電填充材料具有內部張應力，以對所述懸突部分提供向上壓力。項目12包括項目11所述的方法，其中所述至少部分地填充開ロ包括在所述電介質層頂表面上方以所述導電填充材料填充所述開ロ，以及在與所述電介質層的開ロ相鄰的所述電介質層的所述頂表面上的區域中形成導電填充材料，其中所述導電填充材料具有內部張應力，以對與所述電介質層的開ロ相鄰的所述區域處的所述電介質層的所述頂表面提供向下壓力。項目13包括項目I所述的方法，其中通過所述導電填充材料的鍍エ藝，執行所述填充開口和所述至少部分地填充開ロ的步驟。項目14包括項目I所述的方法，其中通過所述導電填充材料的無電鍍エ藝，執行所述填充開口和所述至少部分地填充開ロ的步驟。項目15包括項目I所述的方法，其中所述導電填充材料具有以重量計至少85.0%
的鎳含量。項目16包括項目I所述的方法，其中所述導電填充材料具有以重量計在5.0%至
10.O %範圍內的磷含量。項目17包括項目I所述的方法，其中通過利用4. O或更高的pH水平的鍍液的鍍エ藝，執行所述填充開口和所述至少部分地填充開ロ的步驟。
項目18包括項目I所述的方法，其中通過具有3. O安培每平方分米或更低的電流密度的鍍エ藝，執行所述填充開口和所述部分地填充開ロ的步驟。項目19包括項目I所述的方法，其中所述至少部分地填充開ロ包括填充所述開ロ的所述頂表面之上的開ロ ；所述方法包括將所述電介質材料和所述導電填充材料的頂表面平坦化；所述方法還包括在平坦化的導電填充材料的頂表面之上與平坦化的導電填充材料的電導通地形成導電結構。項目20包括ー種集成電路，包括導電接觸結構，包括具有最高點的主頂表面；電介質層，位於所述主頂表面上，所述電介質層包括位於所述主頂表面上的懸突部分，所述懸突部分限定開ロ，其中所述懸突部分具有與所述主頂表面的所述最高點所在的平行面垂直分離的下側平面；以及導電材料結構，與所述導電接觸結構電導通，其中所述導電材料結構包括垂直地位於所述懸突部分的下側平面與所述導電接觸結構的所述主頂表面之間的第一部分，所述導電材料結構包括至少部分地填充所述懸突部分所限定的所述開ロ的第二部 分。
權利要求
1.一種用於形成導電通孔的方法，包括 形成具有導電材料的表面的導電接觸結構； 在所述導電接觸結構上形成底切層，所述底切層是與所述導電材料的表面不同的材料； 在所述底切層在和所述導電接觸結構上形成電介質層，所述底切層位於所述電介質層與所述導電接觸結構之間； 在所述導電接觸結構上的所述電介質層中形成開ロ； 通過所述電介質層中的開ロ去除所述底切層的材料，其中通過所述電介質層中的開ロ露出所述導電接觸結構的表面，其中通過去除所述底切層的材料形成的開ロ比所述電介質層中的開ロ寬，使得所述電介質層具有在所述導電接觸結構上方的與所述電介質層中的開ロ相鄰的懸突部分；以及 以導電填充材料填充通過所述去除所述底切材料形成的開ロ並且至少部分地填充所述電介質層中的開ロ，其中所述填充形成位於所述電介質層的所述懸突部分與所述導電接觸結構之間的導電填充材料。
2.根據權利要求I所述的方法，其中所述底切材料的特徵在於是電介質材料。
3.根據權利要求I所述的方法，其中所述底切材料包括ニ氧化矽。
4.根據權利要求3所述的方法，其中所述電介質材料包括氮化矽。
5.根據權利要求I所述的方法，其中所述去除底切層的材料包括 利用採用對所述底切材料具有選擇性而對所述電介質材料沒有選擇性的蝕刻化學品的各向同性蝕刻。
6.根據權利要求I所述的方法，其中 形成所述底切層包括在エ件的表面上形成所述底切層，所述エ件包括所述導電接觸結構，其中在所述エ件的所述表面上形成所述底切層包括在所述導電接觸結構外的區域上形成所述底切層； 形成所述電介質層包括在位於所述導電接觸結構外的所述區域中在所述底切層上形成所述電介質層； 去除所述底切層的材料導致在至少ー些所述區域中殘留所述底切層的材料。
7.根據權利要求6所述的方法，其中所述底切層的材料用作粘接層，用於將所述電介質層粘接到所述エ件的表面上。
8.根據權利要求I所述的方法，其中 形成所述底切層包括在エ件的表面上形成所述底切層，所述エ件包括所述導電接觸結構，其中所述在所述エ件的表面上形成所述底切層包括在所述導電接觸結構之外的區域上形成所述底切層； 形成所述底切層包括將所述底切層圖形化，以在所述導電接觸結構上形成所述底切層的物理隔離結構； 形成所述電介質層還包括在所述物理隔離結構上形成所述電介質層，以使得所述電介質層圍繞所述物理隔離結構的所有外周側； 其中所述物理隔離結構的寬度比所述電介質層中的開ロ寬。
9.根據權利要求8所述的方法，其中去除所述底切層的材料包括去除所述物理隔離結構的所有材料。
10.根據權利要求I所述的方法，其中所述電介質層的特徵在於是鈍化層，並且所述導電接觸結構的特徵在於是位於集成電路的最終金屬層中的導電結構。
11.根據權利要求I所述的方法，其中所述填充開ロ被執行為使得導電填充材料具有內部張應力，以對所述懸突部分提供向上壓力。
12.根據權利要求11所述的方法，其中所述至少部分地填充開ロ包括在所述電介質層頂表面上方以所述導電填充材料填充所述開ロ，以及在與所述電介質層的開ロ相鄰的所述電介質層的所述頂表面上的區域中形成導電填充材料，其中所述導電填充材料具有內部張應力，以對與所述電介質層的開ロ相鄰的所述區域處的所述電介質層的所述頂表面提供向下壓力。
13.根據權利要求I所述的方法,其中通過所述導電填充材料的鍍エ藝,執行所述填充開口和所述至少部分地填充開ロ的步驟。
14.根據權利要求I所述的方法，其中通過所述導電填充材料的無電鍍エ藝，執行所述填充開口和所述至少部分地填充開ロ的步驟。
15.根據權利要求I所述的方法，其中所述導電填充材料具有以重量計至少85.0%的鎳含量。
16.根據權利要求I所述的方法，其中所述導電填充材料具有以重量計在5.0%至10. O %範圍內的磷含量。
17.根據權利要求I所述的方法，其中通過利用4.O或更高的pH水平的鍍液的鍍エ藝，執行所述填充開口和所述至少部分地填充開ロ的步驟。
18.根據權利要求I所述的方法，其中通過具有3.O安培每平方分米或更低的電流密度的鍍エ藝，執行所述填充開口和所述部分地填充開ロ的步驟。
19.根據權利要求I所述的方法，其中 所述至少部分地填充開ロ包括填充所述開ロ的所述頂表面之上的開ロ ； 所述方法包括將所述電介質材料和所述導電填充材料的頂表面平坦化； 所述方法還包括在平坦化的導電填充材料的頂表面之上與平坦化的導電填充材料的電導通地形成導電結構。
20.ー種集成電路，包括 導電接觸結構，包括具有最高點的主頂表面； 電介質層，位於所述主頂表面上，所述電介質層包括位於所述主頂表面上的懸突部分，所述懸突部分限定開ロ，其中所述懸突部分具有與所述主頂表面的所述最高點所在的平行面垂直分離的下側平面；以及 導電材料結構，與所述導電接觸結構電導通，其中所述導電材料結構包括垂直地位於所述懸突部分的下側平面與所述導電接觸結構的所述主頂表面之間的第一部分，所述導電材料結構包括至少部分地填充所述懸突部分所限定的所述開ロ的第二部分。
全文摘要
本發明涉及錨定的導電通孔及形成方法，還涉及一種導電通孔和形成方法。該導電通孔包括位於導電接觸結構(26，28)與位於該導電接觸結構上方的電介質層(64)的懸突部分(70，72)之間的部分。在一個實施例中，通過在該導電接觸結構上形成底切層，然後在該導電接觸結構和底切層上形成電介質層，而形成該懸突部分。在該電介質層上形成開口(66，68)，並且通過該開口去除底切層的材料，以產生電介質層的懸突部分。然後，在該懸突部分下面和在該開口內，形成導電通孔的導電材料(74，76)。
文檔編號H01L23/498GK102646664SQ201210037938
公開日2012年8月22日 申請日期2012年2月17日 優先權日2011年2月17日
發明者T·S·尤林 申請人:飛思卡爾半導體公司