改善印表機並行口乾擾適應性和數據速率的方法及系統的製作方法
2024-01-21 18:28:15
專利名稱：改善印表機並行口乾擾適應性和數據速率的方法及系統的製作方法
技術領域：
本發明涉及計算機技術領域，尤其涉及一種提升印表機並行接口的實用性能的方法，及系統。
背景技術：
IEEE1284高速並行接口是目前最為廣泛使用的印表機接口標準之一。在高速印表機的接口設計中，抗幹擾能力和數據傳輸速率方面的設計質量，對印表機產品的用戶環境適應性、工作穩定性和列印速度有著重要的影響。
隨著PC主機軟硬體性能的高速發展，目前比較複雜的列印作業，如漢字雷射列印和圖形圖象輸出應用領域，幾乎全部或越來越多地採用傳輸數據量較大的光柵圖象壓縮方式，因而對印表機並行口的數據傳輸速率的要求越來越高。為了滿足數據傳輸速率方面的要求，我們往往不得不犧牲幹擾防護方面的性能，因而對主機接口控制器的性能或接口電氣環境的要求隨之提高。另一方面，為了不過分降低幹擾防護能力，目前多數產品設計中一般又不得不把數據傳輸速率限定在500K Byte/S之內，因而對充分發揮高速雷射印表機的性能很不利。
圖1所示的是一種典型的印表機並行接口抗幹擾解決方案。xCtrol[3..0]表示印表機並行口的4條輸入控制線nInit，nSelectIn，nAutoFd，nStrobe，；XD[7..0]表示8條雙向數據線；xStatus[4..0]表示5條輸出狀態線Perror，nAck，Busy，nFault，Select。圖2a和圖2b是常規印表機並行接口常用的抗幹擾電原理圖W為限幅保護二極體，Rup為邏輯上拉電阻，T為schmitt反相整形器。在實際電路設計中，一般滿足條件R＜＜Rup，R＜＜Rsr(反相器輸入電阻)，所以R和C的參數選擇和schmitt整形器的V+和V-參數，基本上決定了該電路的抗幹擾能力和可能達到的數據傳輸速率。
典型的RC低通濾波網絡具有電路簡單和硬體成本低等優點，但在提高干擾防護能力和數據速率方面存在一些難以兼顧的矛盾。例如選擇較大的RC時間常數對提高干擾防護能力有利，但數據傳輸速率方面的性能很容易變劣。例如根據IEEE1284並行接口規範，在高速ECP工作模式下的nStrobe信號線的信號脈衝寬度可能小到500ns(參見圖3)。根據脈衝電路的暫態分析知識，我們知道為了滿足較大數據傳輸速率的要求，RC參數的選擇一般需要滿足3RC＜500ns。進一步工程估算表明，為了滿足1Mbyte/S左右數據速率的要求，該電路可有效濾除的幹擾脈衝的最大寬度不容易超過40ns，所以如果在非信號區間(本例中40ns..500ns)內出現脈衝幹擾，那麼只要幅度突破schmitt整形器的門檻電壓V+(約1.6V)和V-(約0.8V)，就很可能導致列印誤碼或其他穩定性問題。
在主機和印表機的並行口接駁方式中，在設備端觀察到的幹擾多以單脈衝「毛刺」形式出現，但跳變振鈴甚至隨機序列脈衝也偶有發生實例。如果幹擾出現在數據線，容易引起列印誤碼問題；如果幹擾出現在控制線，除了誤碼之外還往往導致IEEE1284接口協議狀態機的混亂。考察上述常規的解決方法，在幹擾有效防護區(＝＜40ns)和信號區(＞＝500ns)之間存在一個很寬的過渡區域，是限制幹擾防護和數據速率性能提升的外在表現。換言之，如果設法把該過渡區域的下限提高，但上限保持不變甚至下移，那麼等效於同時提升印表機並行接口的上述兩個主要的性能指標，對高速印表機應用很有意義。就目前常見的產品設計應用技術而言，傳統的模擬幹擾防護技術似乎很難有效和高性能價格比地解決這類問題。
發明內容
本發明的目的在於提供一種兼除控制線和數據線幹擾的簡單實用的數位化解決方法，以及適用於這種方法的系統。
本發明的方法，在印表機並行接口的控制線和數據線輸入迴路中部分或全部插入數位化幹擾防護模塊，在去除脈衝幹擾之後，再輸出給後繼的IEEE1284邏輯模塊。
所述的控制線抗幹擾模塊包括參數寄存器A，輸入比較器A，延遲計數器A，延遲比較器A、取樣鎖存器C，該模塊去除幹擾信號的步驟包括1)由參數寄存器A根據經驗數據，設定幹擾信號的計數閾值X的值；2)輸入比較器A通過比較取樣鎖存器C和控制信號線的輸出，實時監視輸入控制信號線的各種跳變。當兩組對應信號線的邏輯電平完全相同時，輸入比較器A將輸出計數控制信號CountA＝0，對延遲計數器A執行「復位清0」的操作；當兩組對應信號線的邏輯電平不同時，跳變監視器A將輸出計數控制信號CountA＝1，對延遲計數器A執行「同步計數」的操作；3)當延遲計數器A的計數值等於或大於參數寄存器A的預設限值計數閾值X的值時，延遲比較器A將產生取樣控制信號SampleC＝1，對取樣鎖存器C執行「取樣更新」的操作，取樣更新數據來自控制信號線Ctrol[3..0]；4)取樣鎖存器C的輸出去除了幹擾信號的控制信號CtrolQ[3..0]；所述的數據線抗幹擾模塊包括參數寄存器B，輸入比較器B，延遲計數器B，延遲比較器B和取樣鎖存器D，該模塊去除幹擾信號的步驟包括1)由參數寄存器B根據經驗數據，設定幹擾信號的計數閾值X的值；2)輸入比較器B通過比較取樣鎖存器D的輸出信號和數據線的輸入信號，實時監視數據信號線的各種跳變；當兩組對應信號線的邏輯電平完全相同時，輸入比較器B將輸出計數控制信號CountB＝0，對延遲計數器B執行「復位清0」的操作；當兩組對應信號線的邏輯電平不同時，輸入比較器B將輸出計數控制信號CountB＝1，對延遲計數器B執行「同步計數「的操作；3)當延遲計數器B的計數值等於或大於參數寄存器B的預設限值計數閾值X的值時，延遲比較器B將產生正有效的取樣控制信號SampleC，對取樣鎖存器D執行「取樣更新」的操作，取樣更新數據直接來自數據線信號D[7..0]；4)取樣鎖存器D的輸出去除了幹擾信號的數據線數據DI[7..0]。
本發明可將數據線數位化幹擾防護模塊內部信號CountB直接送往後繼的IEEE1284模塊，作為後者的取樣參考信號，在CountB＝0時刻取樣DI[7..0]。
本發明仍可應用原有的RC低通濾波網絡，控制線信號的輸入通過RC低通濾波網絡和schmitt反相器整形隔離，但RC參數的選擇應注意離開可對期望的數據速率產生重要影響的區域。此外，數據接口信號線上的RC網絡一般可以省去，可直接通過雙向總線收發器接入。
本發明的參數寄存器A和B可通過CPU優化算法獲取計數閾值X的動態設置。
參數寄存器A和B可以是同一個參數寄存器，即數據線和控制線的數位化幹擾防護模塊共用一個參數寄存器。
本發明的計數閥值X滿足Xmin＝＜X＜Xmax，Xmin＝Round(Tnoise/Tclock)，Xmax＝Round(Tsignal/Tclock-2)，其中，Xmax表示在最大數據傳輸速率期望值限定條件下，預值X的最大取值限制；Round表示對後面計算的結果進行取整運算；Tclock表示取樣時鐘的周期；Tsignal表示受抗幹擾處理的信號線中可能出現的最簡訊號的等效脈衝寬度，與數據傳輸速率期望值有密切的關聯；Tnoise＝Max(Tnoise_p，Tnoise_c)，表示設計希望的可有效抑制的最大幹擾脈衝參數。
本發明適合如下的幹擾環境模型1)在1條或多條控制線或者數據線上可同時出現脈衝幹擾；2)單脈衝幹擾的最大寬度Tnoise_p不大於設計限值Tnoise，而且距離該幹擾始點Tnoise時刻控制線上不存在其他幹擾；序列脈衝幹擾的最大持續時間Tnoise_c不大於設計限值Tnoise，而且距離該幹擾始點Tnoise時刻控制線上不存在其他幹擾。
本發明的主要特點在於1)在保持較高數據傳輸速率前提條件下，可有效抑制印表機並行口上出現的寬度不大於Tnoise的單脈衝幹擾，以及持續時間不大於Tnoise的序列脈衝幹擾；2)在並行口控制線和數據線的抗幹擾能力和數據速率之間確立了一種準定量關係式和簡單的數位化轉換途徑。通過可編程參數寄存器引入的CPU控制接口，不但可以增加工程設計的靈活性(如時鐘頻率選擇)，而且可以根據實際需要進一步優化控制參數，使這種數位化轉換途徑在更大範圍內靈活切換；3)本發明亦可施加在部分控制線和數據線的組合上面；4)本發明適合採用FPGA或者ASIC的產品設計工藝。
圖1典型的印表機並行接口抗幹擾原理塊2a、2b基於RC模擬濾波技術的抗幹擾原理圖(nStrobe信號線為例)圖3ECP工作模式下高速並行口的部分信號線的時序圖示例圖4印表機並行口的數位化抗幹擾模塊的引入位置說明5數位化抗幹擾模塊的基本構成形式圖6控制線脈衝幹擾去除過程示意7數據線脈衝幹擾去除過程示意圖實施方案參見圖5控制線的數字抗幹擾模塊由可編程參數寄存器A根據經驗數據，設定幹擾信號的計數閾值X的值；輸入比較器A通過比較取樣鎖存器C和控制信號線的輸出，實時監視輸入控制信號線的各種跳變。當兩組對應信號線的邏輯電平完全相同時，輸入比較器A將輸出無效的計數控制信號CountA，對延遲計數器A執行「復位清0」的操作。當兩組對應信號線的邏輯電平不同時，跳變監視器A將輸出正有效的計數控制信號CountA，對延遲計數器A執行「同步計數」的操作；當延遲計數器A的計數值等於或大於參數寄存器A的預設限值計數閾值X的值時，產生正有效的取樣控制信號SampleC，對取樣鎖存器C執行「取樣更新」的操作，取樣更新數據直接來自控制信號線信號Ctrol[3..0]。取樣鎖存器C的輸出CtrolQ[3..0]就是去除了幹擾信號的控制信號。
數據線的數字抗幹擾模塊由可編程參數寄存器B根據經驗數據，設定幹擾信號的計數閾值X的值；輸入比較器B通過比較取樣鎖存器D和數據線信號，實時監視數據信號線的各種跳變。當兩組對應信號線的邏輯電平完全相同時，輸入比較器B將輸出無效的計數控制信號CountB，對延遲計數器B執行「復位清0」的操作。當兩組對應信號線的邏輯電平不同時，輸入比較器B將輸出正有效的計數控制信號CountB，對延遲計數器B執行「同步計數」的操作；當延遲計數器B的計數值等於或大於參數寄存器B的預設限值計數閾值X的值時，產生正有效的取樣控制信號SampleD，對取樣鎖存器D執行「取樣更新」的操作，取樣更新數據直接來自數據線信號D[7..0]。取樣鎖存器D的輸出DI[7..0]就是去除了幹擾信號的數據線數據。此外，把該模塊的內部信號CountB直接送往後繼的IEEE1284模塊，作為後者的取樣參考信號有助於提高本方法的可靠性。
參數寄存器提供X限值設置。X限值可以是一個或幾個固定的經驗數據，也可以通過CPU接口實現動態最優設置。最優設置數據一般需要通過CPU自適應學習算法獲取。
上述例子中，如果取樣時鐘頻率Clock＝40MHz，預值x＝10，那麼可有效抑制出現在控制線或者數據線上的不大於250ns的單脈衝幹擾，或者持續時間不大於250ns的序列脈衝幹擾，比常規的解決方案有了明顯的提高。在X的最大取值限定範圍內，預值X取得越大，可有效提供防護的幹擾範圍也就越大，但留給IEEE1284模塊的相關應答邏輯的延遲時間裕度也會越小。超過一定的範圍，隨著預值X的上升，數據傳輸速率將開始下降，表明進入需要通過降低數據傳輸速率獲取幹擾防護能力的區域。
圖6波形示意圖可用於說明控制線上脈衝幹擾的抑制過程。仍以ECP工作模式中的一部分信號邏輯關係為例nStrobe表示由主機並行口控制器發出的正常的控制線選通信號波形；xLpStrb表示nStrobe信號線受到脈衝幹擾後反映在Schmitt整形隔離器的輸出信號波形，陰影部分表示由於幹擾而使原來的邏輯關係受到破壞；/LpStrb表示經過數字抗幹擾模塊處理後nStrobe的對應信號波形，原始的邏輯關係得到恢復；Busy表示由後繼IEEE1284模塊產生的返回主機的應答信號。在xLpStrb波形中，t4～t5期間發生過一次單脈衝幹擾，t7～t8期間發生過一次序列脈衝幹擾，但是只要距離起始幹擾點的Tnoise左右位置上幹擾消失，那麼不管單脈衝幹擾或者序列脈衝幹擾都可以被有效抑制。此外，如果多條控制線受到幹擾，那麼Tnoise_p或Tnoise_c的計時起點應從其中的最早幹擾點開始，而且要求在經過Tnoise的延遲後幹擾已經消失。另一種特殊情況發生在某控制線正常信號跳變及其延遲Tnoise後的時間點，如果伴隨其他脈衝幹擾發生，那麼同樣要求在該時間點前後位置上幹擾消失。由此可見，本方法要求控制線上出現的任何一次同步到Tclock的電平跳變，不管是正常的信號跳變還是幹擾跳變，都要求在延遲Tnoise之後的前後位置上幹擾消失，否則幹擾脈衝仍有可能被傳遞到後繼的IEEE1284模塊。
圖7波形示意圖可用於說明數據線上脈衝幹擾的消除過程。主機把數據送到數據線上，在t0時刻到達數字抗幹擾模塊的輸入端D[7..0]，經過Δt＝t1-t0＝Tnoise延遲之後到達數字抗幹擾模塊的輸出端DI[7..0]。D[7..0]信號波形中的陰影線部分表示如果在此期間數據線出現脈衝幹擾，只要離幹擾始點Tnoise的前後位置內幹擾消失，那麼不管單脈衝幹擾或者序列脈衝幹擾均可以被效抑制，否則仍有發生誤碼的可能。對於數據線正常信號跳變(如t0時刻)及其延遲Tnoise後的時間點，如果伴隨其他脈衝幹擾發生，那麼同樣要求在該時間點的前後位置內幹擾消失，否則仍有發生誤碼的可能。
對比測試表明，在雷射印表機控制器設計中採用本發明方法，脈衝幹擾防護能力和主機並行口環境適應性都有明顯的提高；此外，由於輸入迴路中的RC參數可以取得較小甚至部分省去，所以在ECP工作模式下的數據傳輸速率可以高達每秒1M Byte以上，比常規方案(一般標稱在250..500Kbyte/S)有了比較明顯的提高。
權利要求
1.一種改善印表機並行口乾擾適應性和數據速率的方法，在印表機並行接口的控制線和數據線輸入迴路中加入數位化幹擾防護模塊，在去除脈衝幹擾之後，再輸出給後繼的IEEE1284邏輯模塊，其中所述的控制線數位化幹擾防護模塊包括參數寄存器A，輸入比較器A，延遲計數器A，延遲比較器A、取樣鎖存器C，該模塊去除幹擾信號的步驟包括1)由參數寄存器A根據經驗數據，設定幹擾信號的計數閾值X的值；2)輸入比較器A通過比較取樣鎖存器C和控制信號線的輸出，實時監視輸入控制信號線的各種跳變。當兩組對應信號線的邏輯電平完全相同時，輸入比較器A將輸出計數控制信號CountA＝0，對延遲計數器A執行「復位清0」的操作；當兩組對應信號線的邏輯電平不同時，跳變監視器A將輸出計數控制信號CountA＝1，對延遲計數器A執行「同步計數」的操作；3)當延遲計數器A的計數值等於或大於參數寄存器A的預設限值計數閾值X的值時，延遲比較器A將產生取樣控制信號SampleC＝1，對取樣鎖存器C執行「取樣更新」的操作，取樣更新數據來自控制信號線Ctrol[3..0]；4)取樣鎖存器C輸出去除了幹擾信號的控制信號CtrolQ[3..0]；所述的數據線數位化幹擾防護模塊包括參數寄存器B，輸入比較器B，延遲計數器B，延遲比較器B和取樣鎖存器D，該模塊去除幹擾信號的步驟包括1)由參數寄存器B根據經驗數據，設定幹擾信號的計數閾值X的值；2)輸入比較器B通過比較取樣鎖存器D的輸出信號和數據線的輸入信號，實時監視數據信號線的各種跳變；當兩組對應信號線的邏輯電平完全相同時，輸入比較器B將輸出計數控制信號CountB＝0，對延遲計數器B執行「復位清0」的操作；當兩組對應信號線的邏輯電平不同時，輸入比較器B將輸出計數控制信號CountB＝1，對延遲計數器B執行「同步計數「的操作；3)當延遲計數器B的計數值等於或大於參數寄存器B的預設限值計數閾值X的值時，延遲比較器B將產生正有效的取樣控制信號SampleC，對取樣鎖存器D執行「取樣更新」的操作，取樣更新數據直接來自數據線信號D[7..0]；4)取樣鎖存器D的輸出去除了幹擾信號的數據線數據DI[7..0]。
2.如權利要求1所述的改善印表機並行口乾擾適應性和數據速率的方法，其特徵在於將上述數據線數位化幹擾防護模塊內部信號CountB直接送往後繼的IEEE1284模塊，作為後者的取樣參考信號，在CountB＝0時刻取樣DI[7..0]。
3.如權利要求1所述的改善印表機並行口乾擾適應性和數據速率的方法，其特徵在於參數寄存器A和B通過CPU優化算法獲取計數閾值X的動態優化設置。
4.如權利要求1所述的改善印表機並行口乾擾適應性和數據速率的方法，其特徵在於數據線和控制線的數位化幹擾防護模塊共用一個參數寄存器。
5.如權利要求1所述的改善印表機並行口乾擾適應性和數據速率的方法，其特徵在於控制線信號的輸入通過RC低通濾波網絡和schmitt反相器整形隔離，數據接口信號線直接通過雙向總線收發器接入。
6.如權利要求1所述的改善印表機並行口乾擾適應性和數據速率的方法，其特徵在於所述計數閥值X滿足Xmin＝＜X＜Xmax ，Xmin＝Round(Tnoise/Tclock)，Xmax＝Round(Tsignal/Tclock-2)。
7.一種改善印表機並行口乾擾適應性和數據速率的系統，包括IEEE1284模塊，印表機控制器模塊，其特徵在於印表機並行接口的控制線迴路和數據線輸入迴路中分別加入數位化幹擾防護模塊；控制線數位化幹擾防護模塊包括參數寄存器A，輸入比較器A，延遲計數器A，延遲比較器A、取樣鎖存器C；數據線數位化幹擾防護模塊包括參數寄存器B，輸入比較器B，延遲計數器B，延遲比較器B和取樣鎖存器D。
8.如權利要求7所述的改善印表機並行口乾擾適應性和數據速率的系統，其特徵在於參數寄存器A和參數寄存器B為同一個參數寄存器。
9.如權利要求7所述的改善印表機並行口乾擾適應性和數據速率的系統，其特徵在於控制線信號的輸入通過RC低通濾波網絡和schmitt反相器整形隔離，數據接口信號線直接通過雙向總線收發器接入。
全文摘要
本發明涉及改善印表機並行口乾擾適應性和數據速率的方法及系統，在印表機並行接口的控制線和數據線輸入迴路中加入數位化幹擾防護模塊，在去除脈衝幹擾之後，再輸出給後繼的IEEE1284邏輯模塊，其中控制線數位化幹擾防護模塊包括參數寄存器A，輸入比較器A，延遲計數器A，延遲比較器A、取樣鎖存器C；數據線數位化幹擾防護模塊包括參數寄存器B，輸入比較器B，延遲計數器B，延遲比較器B和取樣鎖存器D。在保持較高數據傳輸速率前提條件下，可有效抑制印表機並行口上出現的單脈衝幹擾和序列脈衝幹擾；在並行口控制線和數據線的抗幹擾能力和數據速率之間確立了一種準定量關係式和簡單的數位化轉換途徑。可廣泛應用於印表機控制領域。
文檔編號G06F3/12GK1482533SQ03148850
公開日2004年3月17日 申請日期2003年6月13日 優先權日2003年6月13日
發明者陳文先, 徐忠良 申請人:上海北大方正科技電腦系統有限公司