納米晶矽量子點存儲設備的製作方法
2024-02-17 13:59:15
專利名稱：納米晶矽量子點存儲設備的製作方法
技術領域：
本發明一般涉及集成電路製造，更準確地說，涉及使用納米晶量子點存儲薄膜的快閃記憶體設備。
背景技術：
快閃記憶體是非易失性的，這意味著它不需要電源來維持它的存儲狀態。快閃記憶體提供相對快速的讀訪問時間，並且它比硬碟更耐衝撞。一般的快閃記憶體系統只允許一次刪除或寫入一個位置。因此，當系統體系結構允許多個讀和單個寫同時發生時能夠獲得更高的總體速度。
快閃記憶體有兩種形式，NOR或NAND快閃記憶體，指的是各個單元中使用的邏輯門。這種類型的存儲器的一個主要問題是由於用來存儲數據的電荷存儲機制周圍的絕緣或隧道氧化物層的耗損在多次刪除操作後單元會「損壞」。一般的NOR快閃記憶體裝置在10,000-100,000次刪除/寫入操作後損壞，一般的NAND快閃記憶體在1,000,000次後損壞。
快閃記憶體實際上是在柵極和源/漏極之間加入附加導體的NMOS電晶體。這個變化被稱為浮柵雪崩注入型金屬氧化物半導體(FAMOS，Floating-Gate AValanche-Injection Metal OxideSemiconductor)電晶體。
快閃記憶體將信息存儲在稱為「單元」的浮動柵電晶體的陣列中，每個浮動柵電晶體(單元)一般存儲一個比特的信息。在浮動柵MOSFET內部，主要的部件是控制柵、浮動柵以及薄氧化物層。當給浮動柵MOSFET電荷時，電荷被通過稱為Fowler-Nordheim隧道的過程捕獲到絕緣薄氧化層中。更新型的有時稱作多級單元設備的快閃記憶體設備通過改變放在單元的浮動柵上的電子的數量可在每個單元中存儲不止一個比特。
在NOR快閃記憶體中，每個單元看上去與普通MOSFET相似，不同之處在於它有兩個柵極而不是一個。一個柵極是和普通MOS電晶體中一樣的控制柵(CG)，但第二個是周圍全部由氧化物層絕緣的浮動柵(FG)。FG在CG和基片之間。因為FG被它的絕緣氧化物層絕緣，放置在其中的任何電子都被捕獲並且充當了信息存儲。當電子在FG中時，它們更改(部分抵消)了來自CG的電場，從而改變了單元的閾電壓(Vt)。因而，當通過在CG上加上特定電壓而「讀」取單元時，根據單元的Vt(由FG上電子數量控制)會有電流流動或沒有電流流動。電流的存在或不存在被檢測到並被轉換成「1」和「0」，再現了所存儲的數據。在每個單元存儲多於一個比特信息的多級單元設備中，為了判斷FG上存儲的電子的數量會檢測電流大小而不是簡單地檢測電流的存在與否。
通過啟動從源極到漏極的電子對NOR快閃記憶體單元編程(設置為指定的數據值)。然後，施加在CG上的大電壓提供了足夠強的電場以「將它們吸收」到FG中，稱為熱電子注入的過程。為了擦除(重置為全1，準備再次編程)NOR快閃記憶體單元，在CG和源極之間設置大電壓差分，這通過量子隧道將電子拉開。一次必須擦除一塊中的所有存儲單元。但是，通常一次可以在一個字節或一個字上進行NOR編程。NAND快閃記憶體使用隧道注入進行寫入，使用隧道釋放進行擦除。
如上所述，與快閃記憶體相關的基本問題是損耗因素。這個問題通常是因為絕緣氧化物的不均勻性。如果存在薄點，使得該點上的洩漏電流密度大於相鄰區域，浮動柵中所存儲的所有電荷都可能洩漏。這個問題隨著氧化物厚度的變薄而惡化。因而，難以減小快閃記憶體的大小或提高其密度。
發明內容
如果用納米粒子代替快閃記憶體的浮動柵，絕緣氧化物層中的薄點只影響一個相鄰納米微粒，並且對其它存儲微粒沒有影響。因此，能夠減小隧道(柵)氧化物和極間(控制)氧化物的厚度而不會犧牲存儲保持時間。本發明提供了多層化學氣相沉積(CVD)多晶-矽(poly-Si)和熱氧化過程用於製造解決了絕緣氧化物薄弱問題的納米-矽量子點快閃記憶體。
可以用多層CVD多晶矽和熱氧化過程製造嵌入在二氧化矽中的納米晶矽量子點。通過控制多晶矽厚度和後-氧化過程，可以改變納米-矽粒子的大小。可以用X-光和螢光(PL)測量來測定納米晶矽量子點特性。已經將納米晶矽量子點集成到了快閃記憶體設備中，並且這些快閃記憶體設備表現出了優異的存儲處理功能。存儲窗口約5-12V，「導通」電流和「斷開」電流的比例約4-6個數量級。數據還顯示能夠降低操作電壓並提高存儲維持時間而不會增加隧道氧化物厚度。
因此，提供了一種方法用於製造納米晶矽量子點存儲設備。該方法包括形成覆蓋在矽基片有源層上的柵(隧道)氧化物層；形成覆蓋在柵氧化物層上的納米晶矽存儲薄膜，包括多晶矽/二氧化矽層疊；形成覆蓋在納米晶矽存儲薄膜上的控制氧化矽層；形成覆蓋在控制氧化物層上的柵電極；並且，形成矽有源層中的源/漏區域。
一方面，通過用化學氣相沉積(CVD)過程沉積一層非晶矽(a-Si)而形成納米晶矽存儲薄膜，並且熱氧化非晶矽層的一部分。通常，重複非晶矽沉積和氧化過程，形成多個多晶矽/二氧化矽層疊(即，2到5個多晶矽/二氧化矽層疊)。
另一方面，每個非晶矽層的厚度在2到10納米(nm)，並且其約有10~80％被熱氧化。所形成的矽納米晶的直徑通常在1到30納米。
下面提供上述方法以及納米晶矽量子點存儲設備的更多細節。
圖1是一種納米晶矽(Si)量子點存儲設備的部分剖面圖。
圖2是圖1的存儲設備的部分剖面圖，包括了更多的細節。
圖3繪出了後-退火之後所沉積的多晶矽薄膜的x-光圖案。
圖4繪出了熱氧化之後納米晶多晶矽的形成。
圖5繪出了多晶矽的氧化厚度和氧化時間之間的關係。
圖6繪出了在形成了3-5層/疊多晶矽/SiO2超晶格之後不同沉積時間的納米矽粒子結構的x-光圖案。
圖7A到圖7F是部分剖面圖，示出了納米晶矽量子點存儲設備的完成步驟。
圖8繪出了一般納米矽量子點快閃記憶體設備的漏極電流(ID)與柵極電壓的函數關係。
圖9繪出了對隧道氧化物厚度為5nm、納米矽粒子大小為2nm的10*10μm的設備進行不同的編程時漏極電流(ID)和漏極電壓(VD)的關係。
圖10繪出了隧道氧化物厚度為5nm、納米矽粒子大小為3nm、設備大小為10*10μm的納米矽量子點快閃記憶體設備的漏極電流(ID)與柵極電壓的函數關係。
圖11繪出了對隧道氧化物厚度為5nm、納米矽粒子大小為3nm的10*10μm的設備進行各種編程時漏極電流(ID)與漏極電壓(VD)的關係。
圖12繪出了隧道氧化物厚度為5nm、納米矽粒子大小為4nm、設備大小為20*20μm的納米矽量子點快閃記憶體設備的漏極電流(ID)與柵極電壓的函數關係。
圖13繪出了對隧道氧化物厚度為5nm、納米矽粒子大小為4nm、大小為20*20μm的設備進行各種編程時漏極電流(ID)與漏極電壓(VD)的關係。
圖14繪出了隧道氧化物厚度為8.2nm、納米矽粒子大小為4nm、設備大小為20*20μm的納米矽量子點快閃記憶體設備的漏極電流(ID)與柵極電壓的函數關係。
圖15繪出了對隧道氧化物厚度為8.2nm、納米矽粒子大小為4nm、大小為20*20μm的設備進行各種編程時漏極電流(ID)與漏極電壓(VD)的關係。
圖16是說明形成納米晶矽量子點存儲設備的方法的流程圖。
圖17是說明操作納米晶矽量子點存儲設備的方法的流程圖。
具體實施例方式
圖1是納米晶矽(Si)量子點存儲設備的部分剖面圖。該存儲設備100包括矽基片102，它具有MOSFET設備常有的矽有源層104，有源層104具有溝道區106。柵極氧化物層108覆蓋在溝道區106之上。柵極氧化物層108還被稱作隧道氧化物層。納米晶矽薄膜110(這裡稱為存儲薄膜)覆蓋在柵極氧化物層108上。納米晶矽存儲薄膜110也被稱為浮動柵(FG)。納米晶矽存儲薄膜110包括至少一個多晶矽(poly-Si)/二氧化矽層疊112，其中每個層疊包括多晶矽層114和二氧化矽層116。
控制氧化矽層118覆蓋在納米晶矽存儲薄膜110上。柵電極120或控制柵極(CG)，覆蓋在控制氧化矽層118上。柵電極120可以是，例如多晶矽或金屬。如同常規，在與溝道區106相鄰的矽有源層104中形成了源/漏(S/D)區域122和124。
如上所示，納米晶矽存儲薄膜110通常包括多個多晶矽/二氧化矽層疊112。儘管圖中所示為兩個層疊112，但實際上在納米晶矽存儲薄膜110中可以有2-5個多晶矽/二氧化矽層疊112。
每個多晶矽/二氧化矽層疊112具有層疊厚度126，每個層疊的二氧化矽部分的厚度約佔層疊厚度126的10~80％。每個多晶矽/二氧化矽層疊112的厚度126約在2到10納米(nm)之間。
一方面，納米晶矽存儲薄膜110中的矽納米晶(未示出)的直徑在1到30nm之間。另一方面，控制氧化層物118的厚度134在10到50nm之間。
功能說明可以用多層CVD多晶矽沉積、後退火以及熱氧化過程製造上述納米晶矽量子點存儲設備。
圖2是圖1的存儲設備的部分剖面圖，包括了更多的細節。CVD過程可以用來沉積約2-5nm非常薄的多晶矽層。接著，熱氧化過程將約10-80％的多晶矽轉換成二氧化矽。在重複多晶矽CVD沉積和熱氧化過程的兩個或更多循環後，可以獲得納米矽粒子。表1和表2中示出了CVD多晶矽沉積和熱氧化過程。
表1CVD多晶矽沉積過程條件
表2熱氧化過程條件
圖3繪出了後-退火之後所沉積的多晶矽薄膜的x-光圖案。所沉積的多晶矽是非晶的。在約590℃的後退火之後，在28.2和47.1度出現了非常小的波峰，這是多晶矽晶化的成核現象已經發生的證據。隨著後退火溫度的升高，兩個波峰的值增大，這是多晶矽的結晶粒度也已增大的證據。
圖4繪出了熱氧化之後納米晶多晶矽的形成。隨著熱氧化溫度從560℃提高到850℃，多晶矽的結晶粒度從幾nm增加到30nm。
納米矽粒子的結晶粒度還由多晶矽薄膜厚度和氧化厚度控制。多晶矽結晶粒度隨著多晶矽薄膜厚度的減小而減小，隨著熱氧化厚度的增加而減小。
圖5繪出了多晶矽的氧化厚度和氧化時間之間的關係。該圖表示可以控制多晶矽的沉積和氧化時間以獲得期望的納米晶矽結晶粒度。
圖6繪出了在形成了3-5層/疊多晶矽/SiO2超晶格之後不同沉積時間的納米矽粒子結構的x-光圖形。每層沉積的多晶矽的厚度在約3-10nm，每層的氧化厚度是約2-6nm。根據x-光計算，納米晶矽的最終結晶粒度是約1-5nm。使用這些技術，可以為納米矽量子點非易失快閃記憶體製作納米晶矽存儲薄膜。
圖7A到圖7F是部分剖面圖，示出了納米晶矽量子點存儲設備的完成步驟。P-型矽晶片被用作納米矽量子點快閃記憶體設備基片。
圖7A示出了井(well)的形成以及閾電壓調節柵極氧化。
圖7B示出了採用CVD多層多晶矽的納米矽粒子沉積和熱氧化過程。
圖7C示出了CVD控制氧化物沉積和多晶矽柵極沉積。
圖7D示出了柵極蝕刻，它在柵極氧化物停止。
圖7E示出了源和漏極注入以及氧化物沉積。
圖7F示出了光致抗蝕劑接觸蝕刻、首次互連金屬化和最終的設備結構。
圖8繪出了一般納米矽量子點快閃記憶體設備的漏極電流(ID)與柵極電壓的函數關係。使用上述集成過程，已經製造出了大小為10*10、20*20、50*20微米(μm)的高質量的納米矽量子點快閃記憶體設備。對隧道氧化物為5nm、納米矽粒子大小為2nm的10*10μm的設備來說，漏極電壓被保持恆定在0.1V。設備的漏結洩漏電流非常小(約1PA)，不會影響設備的存儲性能。在編程為「斷開」狀態後，VD為0.1V和VG為2V時的漏極電流(ID)約為1×10-12A。編程為「導通」狀態後VD為0.1V和VG為2V時的漏電流約5×10-5A，約比「斷開」狀態時高7個數量級。
圖9繪出了對隧道氧化物厚度為5nm、納米矽粒子大小為2nm的10*10μm的設備進行不同的編程時漏極電流(ID)和漏極電壓(VD)的關係。在編程為「導通」或「斷開」狀態後，在1V處讀出的漏極電流分別約為5×10-6和1×10-11A。「導通」電流和「斷開」電流的比約6個數量級，與圖8中ID與VG的關係一致。
圖10繪出了隧道氧化物厚度為5nm、納米矽粒子大小為3nm、設備大小為10*10μm的納米矽量子點快閃記憶體設備的漏極電流(ID)與柵極電壓的函數關係。漏極電壓被保持恆定在0.1V。設備的漏結洩漏電流非常小，約1PA，不影響設備的存儲性能。在編程為「斷開」狀態後，VD為0.1V和VG為2V時的漏極電流(ID)約為1×10-12A。編程後VD為0.1V和VG為2V時「導通」狀態的漏級電流約1×10-4A，約比「斷開」狀態時高8個數量級。
圖11繪出了對隧道氧化物厚度為5nm、納米矽粒子大小為3nm的10*10μm的設備進行各種編程時漏極電流(ID)與漏極電壓(VD)的關係。在編程為「導通」或「斷開」狀態後，在1V處讀出的漏極電流分別約為1×10-5和1×10-12A。「導通」電流和「斷開」電流的比約7個數量級，與圖10中ID與VG的關係一致圖12繪出了隧道氧化物厚度為5nm、納米矽粒子大小為4nm、設備大小為20*20μm的納米矽量子點快閃記憶體設備的漏極電流(ID)與柵極電壓的函數關係。漏極電壓被保持恆定在0.1V。設備的漏結洩漏電流非常小，約1PA，不影響設備的存儲性能。在編程為「斷開」狀態後，VD為0.1V和VG為2V時的漏極電流(ID)約為1×10-12A。編程後VD為0.1V和VG為2V時「導通」狀態的漏極電流約4×10-4A，約比「斷開」狀態時高8個數量級。
圖13繪出了對隧道氧化物厚度為5nm、納米矽粒子大小為4nm、大小為20*20μm的設備進行各種編程時漏極電流(ID)與漏極電壓(VD)的關係。在編程為「導通」或「斷開」狀態後，在1V處讀出的漏極電流分別約為5×10-4和5×10-12A。「導通」電流和「斷開」電流的比約8個數量極，與圖12中ID與VG的關係一致。
圖14繪出了隧道氧化物厚度為8.2nm、納米矽粒子大小為4nm、設備大小為20*20μm的納米矽量子點快閃記憶體設備的漏極電流(ID)與柵極電壓的函數關係。漏極電壓被保持恆定在0.1V。設備的漏結洩漏電流約0.1nA。在編程為「斷開」狀態後，VD為0.1V和VG為0V時的漏極電流(ID)約為5×10-9A。編程後VD為0.1V和VG為2V時「導通」狀態的漏電流約6×10-4A，約比「斷開」狀態時高4個數量級。
圖15繪出了對隧道氧化物厚度為8.2nm、納米矽粒子大小為4nm、大小為20*20μm的設備進行各種編程時漏極電流(ID)與漏極電壓(VD)的關係。在編程為「導通」或「斷開」狀態後，在1V處讀出的漏極電流分別約為2×10-5和1×10-8A。「導通」電流和「斷開」電流的比約3個數量級，與圖14中ID與VG的關係一致.
圖16是說明形成納米晶矽量子點存儲設備的方法的流程圖。儘管為清晰起見將該方法說明為一系列編了號的步驟，但編號並不一定表示步驟的順序。應該理解可以跳過其中的一些步驟、並行執行這些步驟或者不必保持嚴格的順序執行這些步驟。該方法從步驟1600開始。
步驟1602形成覆蓋在矽基片有源層上的柵極(隧道)氧化物層。步驟1604形成覆蓋在柵極氧化物層上的納米晶矽存儲薄膜。納米晶矽存儲薄膜包括多晶矽/二氧化矽的層疊。步驟1606形成覆蓋在納米晶矽存儲薄膜上的控制氧化矽層。步驟1608形成覆蓋在控制氧化物層上的(控制)柵電極。步驟1610形成矽有源層中的源/漏(S/D)區域。應該理解這些步驟是為了說明NOR和NAND快閃記憶體設備的製造。
通常，步驟1604中的形成納米晶矽存儲薄膜包括形成直徑為1到30nm的矽納米晶。另一方面，步驟1604中的形成納米晶矽存儲薄膜包括子步驟。步驟1604a用CVD過程沉積一層非晶矽(a-Si)。步驟1604b熱氧化多晶矽層的一部分。通常，步驟1604中的形成納米晶矽存儲薄膜包括重複非晶矽沉積和氧化過程(步驟1604a和1604b)，形成多個多晶矽/二氧化矽的層疊。例如，可以形成2到5個多晶矽/二氧化矽的層疊。
一方面，步驟1604b中熱氧化一部分非晶矽包括熱氧化非晶矽層中約10-80％的範圍。另一方面，步驟1604a中沉積非晶矽層包括沉積一層厚度約2到10nm的非晶矽。
一方面，步驟1604a中沉積非晶矽層包括附加子步驟(未示出)。步驟1604a1以每分鐘約40到200標準立方釐米(sccm)的流量引入矽烷。步驟1604a2將基片加熱到約500℃到600℃。步驟1604a3在約150到250mtorr的範圍內建立沉積氣壓。步驟1604a4沉積約1到5分鐘。
在一個不同的方面，步驟1604b中熱氧化一部分非晶矽層包括附加子步驟(未示出)。步驟1604b1以每分鐘約1.6標準升(SLPM)的流速引入氧氣。步驟1604b2以約8SLPM的流速引入氮氣。步驟1604b3將基片加熱到約700℃到1100℃。步驟1604b4建立約為環境大氣壓的氧化氣壓，步驟1604b5氧化約5到60分鐘。
一方面，步驟1606中形成控制氧化矽層包括子步驟。步驟1606a用CVD或噴塗等沉積工藝沉積非晶矽。步驟1606b熱氧化非晶矽。通常，控制氧化矽層的厚度在約10到50nm。或者，步驟1606用CVD或噴塗過程沉積氧化矽。
一方面，形成納米晶矽存儲薄膜包括降低沉積的非晶矽層(步驟1604a)的厚度。納米晶矽結晶粒度隨沉積的非晶矽層的厚度降低而降低。另一方面，步驟1604b增加熱氧化的非晶矽部分。納米晶矽結晶粒度隨層疊中二氧化矽厚度的增加而降低。
圖17是說明操作納米晶矽量子點存儲設備的方法的流程圖。該方法從步驟1700開始。步驟1702提供一種矽量子點存儲設備，其具有矽基片、帶有溝道區的矽有源層、覆蓋溝道區的柵極氧化物層、覆蓋柵極氧化物層包括多晶矽/二氧化矽層疊的納米晶矽薄膜、覆蓋納米晶矽薄膜的控制氧化矽層、覆蓋控制氧化物層的柵電極以及與溝道區相鄰的矽活動區中的源/漏區域(見圖1的說明)。
步驟1704將設備編程為第一存儲狀態。步驟1706響應該第一存儲狀態提供第一漏極電流。步驟1708響應第一漏極電流讀取第一存儲狀態。步驟1710將設備編程為第二存儲狀態。步驟1712隨著第二存儲狀態提供第二漏極電流，至少比第一漏極電流高6個數量極。步驟1714響應第二漏極電流讀取第二存儲狀態，見上面對圖8-15的說明。
一方面，步驟1702中提供矽量子點存儲設備包括提供具有厚度為約3到10nm的柵極氧化物和厚度比柵極氧化物高約1.5到3倍的控制氧化物的設備。步驟1704和1710中分別編程第一和第二存儲狀態包括提供小於20V的漏極電壓。步驟1716保持第一和第二存儲狀態超過10年。
已經提供了一種納米晶矽量子點存儲設備以及相關製造過程。已經舉例提供了材料和過程細節以闡述本發明。但是，本發明不僅限於這些示例。本領域的技術人員將會想到本發明的其它變化和實施例。
權利要求
1.一種製造納米晶矽(Si)量子點存儲設備的方法，該方法包括形成覆蓋在矽基片有源層上的柵極氧化物層；形成覆蓋在柵極氧化物層上的納米晶矽存儲薄膜，包括多晶矽(poly-Si)/二氧化矽層；形成覆蓋在納米晶矽存儲薄膜上的控制氧化矽層疊；形成覆蓋在控制氧化物層上的柵電極；並且，形成矽有源層中的源/漏區域。
2.權利要求1的方法，其中形成覆蓋在柵極氧化物層上的納米晶矽存儲薄膜包括用化學氣相沉積(CVD)過程沉積非晶矽(a-Si)層；並且熱氧化該非晶矽層的一部分。
3.權利要求2的方法，其中形成覆蓋在柵極氧化物層上的納米晶存儲薄膜包括重複非晶矽沉積和氧化過程，形成多個多晶矽/二氧化矽的層疊。
4.權利要求3的方法，其中形成多個多晶矽/二氧化矽的層疊包括形成約2-5個多晶矽/二氧化矽的層疊.
5.權利要求2的方法，其中熱氧化一部分非晶矽包括熱氧化非晶矽層的10-80％。
6.權利要求2的方法，其中沉積該非晶矽層包括沉積一層厚度約2到10納米(nm)的非晶矽。
7.權利要求2的方法，其中沉積該非晶矽層包括以每分鐘約40到200標準立方釐米(sccm)的流量引入矽烷；將基片加熱到約500℃到600℃；在約150到250mtorr的範圍內建立沉積氣壓；沉積約1到5分鐘。
8.權利要求2的方法，其中熱氧化該部分非晶矽層包括以每分鐘約1.6標準升(SLPM)的流速引入氧氣；以約8SLPM的流速引入氮氣；將基片加熱到約700℃到1100℃；建立約為環境大氣壓的氧化氣壓；氧化持續約5到60分鐘。
9.權利要求1的方法，其中形成覆蓋柵極氧化物層的納米晶矽存儲薄膜包括形成直徑約1到30nm的矽納米晶。
10.權利要求1的方法，其中形成控制氧化矽層包括用化學氣相沉積(CVD)和噴塗法之一的沉積工藝沉積非晶矽；並熱氧化沉積的非晶矽。
11.權利要求1的方法，其中形成控制氧化矽層包括形成厚度約10到50nm的氧化矽層。
12.權利要求2的方法，其中形成納米晶矽存儲薄膜包括降低所沉積的非晶矽層的厚度；並隨著沉積的非晶矽層厚度的降低而降低納米晶矽結晶粒度。
13.權利要求2的方法，其中形成納米晶矽存儲薄膜包括增加熱氧化的非晶矽層部分；並且隨著層疊中二氧化矽厚度的增加而降低納米晶矽結晶粒度。
14.一種納米晶矽(Si)量子點存儲設備，該存儲設備包括具有矽有源層的矽基片，矽有源層具有溝道區；覆蓋在溝道區上的柵極氧化物層；覆蓋在柵極氧化物層上的納米晶矽存儲薄膜，包括多晶矽(poly-Si)/二氧化矽層疊；覆蓋在納米晶矽存儲薄膜上的控制氧化矽層；覆蓋在控制氧化物層上的柵電極；和與溝道區相鄰的矽有源層中的源/漏區域。
15.權利要求14的存儲設備，其中納米晶矽存儲薄膜包括多個多晶矽/二氧化矽層疊。
16.權利要求15的存儲設備，其中納米晶矽存儲薄膜包括約2-5個多晶矽/二氧化矽層疊。
17.權利要求15的存儲設備，其中每個多晶矽/二氧化矽層疊有層疊厚度，每個層疊的二氧化矽部分的厚度為層疊厚度的10-80％。
18.權利要求15的存儲設備，其中每個多晶矽/二氧化矽層疊的層疊厚度在約2到10納米(nm)之間。
19.權利要求14的存儲設備，其中納米晶矽存儲薄膜包括直徑約1到30nm的矽納米晶。
20.權利要求14的存儲設備，其中控制氧化物層的厚度為約10到50nm。
21.操作納米晶矽(Si)量子點存儲設備的一種方法，該方法包括提供具有矽基片、帶有溝道區的矽有源層、覆蓋溝道區的柵極氧化物層、覆蓋柵極氧化物層包括多晶矽(poly-Si)/二氧化矽層疊的納米晶矽薄膜、覆蓋納米晶矽薄膜的控制氧化矽層、覆蓋控制氧化物層的柵電極以及與溝道區相鄰的矽有源區中的源/漏區域的矽量子點存儲設備。將設備編程為第一存儲狀態；響應該第一存儲狀態提供第一漏極電流；響應第一漏極電流讀取第一存儲狀態；將設備編程為第二存儲狀態；響應第二存儲狀態提供第二漏極電流，至少比第一漏極電流高6個數量級；響應第二漏極電流讀取第二存儲狀態。
22.權利要求21的方法，其中提供矽量子點存儲設備包括提供具有厚度為3到10nm的柵極氧化物和厚度比柵極氧化物高約1.5到3倍的控制氧化物的設備；其中編程第一和第二存儲狀態包括提供小於20V的漏極電壓；並且，該方法還包括保持第一和第二存儲狀態超過10年。
全文摘要
已經提供一種納米晶矽量子點子存儲設備和相關的製造方法。該方法包括形成覆蓋在矽基片有源層上的柵(隧道)氧化物層；形成覆蓋在柵氧化物層上的納米晶矽存儲薄膜；包括多晶矽(poly－Si)/二氧化矽層；形成覆蓋在納米晶矽存儲薄膜上的控制氧化矽層；形成覆蓋在控制氧化物層上的柵電極；並且，形成矽有源層中的源/漏區域。一方面，通過用化學氣相沉積(CVD)過程沉積一層非晶矽(a－Si)而形成納米晶矽存儲薄膜，並且熱氧化非晶矽層的一部分。通常，重複非晶矽沉積和氧化過程，形成多個多晶矽/二氧化矽層疊(即，2到5個多晶矽/二氧化矽層疊)。
文檔編號H01L29/788GK1967795SQ20061014922
公開日2007年5月23日 申請日期2006年11月17日 優先權日2005年11月17日
發明者李庭凱, 許勝藤, L·H·斯特克 申請人:夏普株式會社