空乏模式的電荷捕捉快閃裝置的製作方法

2023-05-19 03:52:06 3

專利名稱：空乏模式的電荷捕捉快閃裝置的製作方法
技術領域：
本發明是關於電荷捕捉存儲裝置，包含使用於一 NAND快閃組態的電荷捕捉存儲
直ο
背景技術：
快閃記憶體為一種非易失集成電路存儲器；傳統快閃記憶體是採用浮動柵極存儲單元。隨著存 儲裝置的密度提升，浮動柵極存儲單元之間愈加靠近，儲存在相鄰浮動柵極中的電荷交互 影響即造成問題，因此形成限制，使得採用浮動柵極的快閃記憶體密度無法提升。另一種快閃記憶體所使 用的存儲單元稱為電荷捕捉存儲單元，其採用電荷捕捉層取代浮動柵極。電荷捕捉存儲單 元是利用電荷捕捉材料，不會如浮動柵極造成個別存儲單元之間的相互影響，並且可以應 用於高密度的快閃記憶體。典型的電荷儲存存儲單元包含一場效電晶體(FET)結構，其中包含由通道所分隔 的源極與漏極，以及通過介電材料疊層而與通道分離的柵極。其中該介電材料包含隧穿介 電層、電荷儲存層與勢壘介電層。較早的傳統設計如SONOS裝置，其中源極、漏極與通道形 成於矽襯底(S)上，隧穿介電層則由氧化矽(0)形成，電荷儲存層由氮化矽形成(N)，勢壘介 電層由氧化矽(0)形成，而柵極則為多晶矽(S)。此種SONOS裝置可實行多種現有的偏壓技 術，利用電子隧穿進行編程，或者利用空穴隧穿、電子釋放來進行擦除。電荷捕捉存儲單元的研究方向之一為NAND型的結構。舉例而言，相關研究有Shin e.al.，「A Highly Reliable SONOS-type NAND FlashMemory Cell with A1203 or Top Oxide」 IEDM，2003 (MANOS)以及 Shin etal.，「A Novel NAND-type M0N0S Memory using 63nm Process Technologyfor a Multi-Gigabit Flash EEPROMs」， IEEE 2005.。在NAND型結構中，存儲單元排成序列，所以讀取數據的電流可流經一系列的存儲 單元。此穿越存儲單元的路徑限制電流的大小與速度，也同時影響完成讀取操作的效率。本發明的發明人曾參與電荷捕捉存儲器的研究，其是使用能帶加工(bandgap engineered)電荷捕捉技術，稱為BE-S0N0S。BE-S0N0S存儲單元的多種實施例可參見美國 專利 7，426，440B2 (Lue)以及美國專利公開號 2007/0029625 (Lue et al.)。BE-S0N0S 的特 色為可以在相對低電場的情況下阻止電荷隧穿，而可以在中高電場情況下致能非常有效率 的隧穿。BE-S0N0S具有耐用與穩定的特性。同時，以下兩篇文獻亦曾建議在鰭式場效晶體 管(FinFET)非易失存儲器中使用BE-S0N0S技術美國專利公開號2008/0087946 (Hsu et al.)與美國專利公開號 2008/0087942 (Hsu etal.)電荷捕捉裝置的常見問題之一，即是相較於浮動柵極NAND快閃而言，存儲區間通 常向上朝向正的Vt偏移，並因為此種設計需要較高的通過柵極電壓，造成電路設計的困難。 已有採用如高功函數柵極與其它技術來使得擦除狀態的存儲區間為負值，然而，此在較高 臨界階級操作的傾向仍然會造成問題。因此產生需求，希望提供一種可以提升NAND結構的效能，並且容易製作的介電電 荷捕捉存儲單元。

發明內容
本發明的主要目的在於提供一種集成電路存儲裝置，包含電荷捕捉存儲單元，其設置類似於f inFET組態，並具有一摻雜的埋藏通道區域，可供空乏模式操作。因此，對η通 道存儲單元而言，該埋藏通道具有η型的摻雜物，以為存儲單元建立一通常為「開啟」的狀 態。位於該埋藏通道之上的電荷捕捉結構可儲存電荷，以誘發一個或多個高閾值電壓狀態， 其具有正閾值電壓Vt，具有負閾值電壓Vt(例如通常為開啟)的低臨界狀態。該結構可利 用「無結」組態完成，其中該埋藏通道區域延伸作為跨越多個存儲單元的連續區域，而不會 幹擾具有較高摻雜濃度的源極/漏極區域。替代地，可採用源極/漏極區域區域。由於埋 藏通道的設計，在傳統介電電荷捕捉存儲單元中，閾值電壓Vt向上偏移的狀態會被補償。因 此，此處所揭露的存儲單元可適用於NAND結構的快閃記憶體。此處揭露的基本存儲裝置包含為於襯底上的多個半導體線，該些半導體線包含摻 雜的埋藏通道區域，其可供空乏模式運作。一儲存結構位於該些半導體線之上，包含位於 該鰭狀物的通道區域上的隧穿絕緣層、位於該隧穿絕緣層上的電荷儲存層、以及位於該電 荷儲存層上的勢壘絕緣層。多個字元線位於該儲存結構之上，並跨越半導體線的通道區 域，其中多個存儲單元位於該字線與該半導體線的多個交叉點上。在靠近的襯底中，即類似 finFET的實施例，襯底包含一半導體主體以及多個半導體線，該些半導體線包含鰭狀物部 分的末端隆起，並延伸至該半導體主體之外。利用與該埋藏通道區域導電性質相反的摻雜， 該鰭狀物的隆起與襯底隔絕。在另一實施例中，該些半導體線可通過絕緣結構或其它方式 與該襯底隔絕。此處揭露的存儲單元包含NAND存儲單元，其包含一半導體鰭狀物，自襯底延伸， 並具有一末端隆起，其中該鰭狀物包含沿著該末端隆起(位於其上和/或於該隆起的一側 或雙側)的一埋藏通道區域。該埋藏通道摻雜η型摻雜物，可供空乏模式運作。多個存儲單 元柵極(例如字線的一部分)設置於該沿著鰭狀物末端隆起的埋藏通道區域上，該多個柵 極包含第一存儲單元柵極以及最後存儲單元柵極。介電電荷捕捉位置是位於超過一個(例 如16與32)的存儲單元柵極之下。電荷捕捉位置包含多層隧穿絕緣結構，一電荷儲存層設 置於該隧穿絕緣結構之上，以及一勢壘絕緣層設置於該電荷儲存層之上。一串選擇柵極設 置於該鰭狀物的末端隆起的上，並與該第一存儲單元柵極具有間隔，亦在該鰭狀的末端隆 起的上有一 P型通道區域。通道絕緣結構可為能帶加工的絕緣體，以供擦除模式的空穴隧穿之用。能帶加工 的絕緣體的特性為包含多個材料的組合，以在靠近通道區域的表面處建立相對低的價帶能 級，同時在該通道區域的該表面不到2nm的一第一距離處具有一增加的價帶能級，以及在 該通道區域的該表面大於該第一距離的一第二距離處具有一降低的價帶能級。依據一種能 帶加工絕緣體的實施例，材料的組合包含一厚度小於2nm的氧化矽底層、厚度小於2. 5nm的 氮化矽中層、以及厚度小於2. 5nm的氧化矽頂層。本發明的其它目的與優點將詳述於下列圖式、實施方式與權利要求範圍。


圖1為沿著鰭狀物末端隆起所設置的埋藏通道存儲單元串行的剖面示意圖，其是採自無結的實施例，舉例而言是沿著圖3的線段Ia-Ib所繪示。圖2為跨越鰭狀物所繪示的埋藏通道存儲單元串行剖面示意圖，舉例而言是沿著 圖3的線段2a_2b所繪示。圖3為包含埋藏通道存儲單元的NAND陣列的布局圖。圖4為簡化的埋藏通道存儲單元串行的另一實施例的剖面圖，其中源極/漏極結 被注入於字線之間。圖5為兩個採用埋藏通道存儲單元的NAND串行的電路示意圖，其中繪示一編程偏 壓安排。圖6為埋藏通道存儲單元的剖面示意圖，其繪示在BE-SONOS的較佳實施例中的數 據儲存結構。圖7為包含一埋藏通道陣列的集成電路存儲裝置的簡化方塊圖，其中BE-SONOS存 儲單元被設置於NAND陣列中。主要元件符號說明10,35 襯底10-1、10-2、10-3、10-4 鰭狀物11、37:埋藏通道區域12:隔絕區域15、16、17、18 字線19 數據儲存結構20:層間介電物21、22、23 絕緣溝道25 選擇線26 地線30,31 屏蔽36 頸部區域40、41、42、98 柵極44、45 結60,76,86 存儲單元61、62:交叉點75、85、87:電晶體90 通道91 源極區域92:漏極區域93 空穴隧穿層94:能帶補償層95 絕緣層96 電荷捕捉層97:勢壘介電層
具體實施例方式以下參照圖式圖1至圖7說明本發明的詳細實施方式。圖1為沿著半導體主體的鰭狀物所繪示的剖面示意圖，其中該半導體主體具有四個串行的存儲單元，其位於鰭狀物與字線15、16、17、18的交叉點。該鰭狀物與襯 底10的最近邊緣耦合，在此實施例中襯底為P型。鰭狀物的末端隆起具有埋藏通道 (buried-channel)區域11。其摻雜可以供空乏模式操作。因此，η型通道存儲單元中，埋 藏通道區域11具有η型的摻雜。典型的η型通道摻雜大約為5 X 1017cm_3至1 X 1018cm_3，而 η型通道的深度大約為30nm。埋藏通道11通過於鰭狀物頸部的更高摻雜的隔絕區域12而 與P型襯底10隔絕。多條字線15、16、17、18為層間介電物20所覆蓋。字線15、16、17、18 較佳地由P+型多晶矽形成，或者其它具有相對高功函數的材料，以降低擦除飽和階層。數 據儲存結構(例如19)形成於字線15、16、17、18與埋藏通道區域11之間，因此存儲單元可 形成於交叉點上。在此實施例中，數據儲存結構為0Ν0Ν0結構，其中包含位於埋藏通道區域 表面的多層隧穿絕緣層(ONO)，氮化矽電荷捕捉層、以及氧化矽勢壘層。電荷儲存結構較佳 實施例的更多細節可參照圖6及稍後的說明。圖1中，柵極的長度標示為L，其可對應於字 線的寬度，在較佳實施例中為極小的尺寸；代表性的柵極長度為30nm至IOOnm之間。雖然 儲存結構(例如19)在圖中繪示為分別的疊層，但在其它實施例中，儲存結構亦可為連續的 覆蓋層。圖2為多個半導體主體的鰭狀物的剖面示意圖，其在本實施例中包含四個鰭狀物 10-1、10-2、10-3與10-4。在所示範例中，鰭狀物亦稱為主體接觸(body-tied)，其最近邊緣 與下方襯底10整合。鰭狀物的頸部區域12具有ρ+型的摻雜，以此抑制寄生裝置形成於襯 底10上的鰭狀物之間。如圖所示，字線15位於電荷儲存結構19之上。絕緣溝道21、22、 23分隔個別鰭狀物10-1、10-2、10-3與10_4。圖2中，鰭狀物寬度標示為W，在較佳實施例 中其寬度極小，大約在30nm 50nm之間。埋藏通道區域的厚度標示為tch，其大約為30nm。 絕緣溝道的厚度標示為t-STI，其大約為300nm。P型絕緣區域12的厚度大約為ISOnm數量 級，其延伸至絕緣溝道表面以外的厚度t2約為30nm，而其位於絕緣溝道表面以下的厚度則 以t3表示。採用η型摻雜物的埋藏通道區域中，代表性的摻雜濃度為IO17Cm3至IO18Cm3，而 絕緣區域的代表性摻雜濃度則約為2Χ 1018cm3。在另一替代實施例中，可以利用一絕緣層將鰭狀物與襯底隔絕，以形成與襯底10 分隔的半導體線。圖3提供NAND結構的快快閃記憶體儲陣列的電路布局架構圖，其中包含前述的埋藏通道 裝置。在此電路布局中，垂直排列於圖1中的半導體線10-1、10-2、10-3與10-4為圖3中 線段Ia至Ib的剖面圖。圖2則為圖3中線對2a至2b的剖面圖。多個字元線WLl至WL32重疊於多個鰭狀物之上，其中字線W32、W31與W30是編號 為15、16、17，其對應於類似圖1與圖2的結構。存儲單元60形成於字線W32與半導體線 10-2的交叉點。圖3繪示一串行選擇線SSL25與位於多個字元線WLl至WL32相對側的地 線選擇線GSL26。在較佳實施例中，位於SSL25以及GSL26之下的通道區域為ρ型，因此在 鰭狀物與SSL25、GSL26的交叉點(例如圖標元件61、62)的電晶體是以增強模式運作，其具 有正的閾值電壓VT。半導體線通過介層孔(未顯示)與上方(或下方)的位線與地線分別 耦合於SSL25與GSL26相對側。
在製作過程中，額外的屏蔽(包括區域30、31)可用於分隔SSL與GSL線之下的通道區域與存儲單元中建立埋藏通道區域的η型摻雜，同時可允許柵極氧化物的形成，其結 構(異於數據儲存結構19)，例如可為單層氧化矽或其它柵極絕緣物。亦可能在SSL與GSL 電晶體中使用柵極氧化物，其結構與他種實施例中的數據儲存結構相同。在SSL/GSL晶體 管中使用P型摻雜可為串行選擇電晶體維持相對高的閾值電壓VT。圖4為另一實施例的半導體線剖面圖，其利用源極/漏極摻雜，在柵極40、41、42 之間的埋藏通道區域37形成結44、45，以加強半導體線的導電性。如圖1所示實施例，具有 本體接觸的鰭狀物包含頸部區域36，該頸部區域36具有ρ+型摻雜以分隔該埋藏通道區域 37與下方的襯底35。然而，如圖1所述的無結結構，某些實施例中無須使用該注入，因為該 埋藏通道區域的導電性已經足供NAND存儲單元的高效能操作。具有本體接觸的鰭狀物場效電晶體(body-tied finFET)結構，可依據美國專利
發明者呂函庭, 蕭逸璿 申請人:旺宏電子股份有限公司