垂直電晶體及其製備方法與流程
2024-03-08 05:45:15 1
本發明涉及半導體製造技術領域，尤其涉及一種垂直電晶體及其製備方法。
背景技術：
作為第三代半導體材料的典型代表寬禁帶半導體，氮化鎵(GaN)具有許多矽(Si)材料所不具備的優異性能，GaN是高頻、高壓、高溫和大功率應用的優良半導體材料，在民用和軍事領域具有廣闊的應用前景。隨著GaN技術的進步，特別是大直徑矽基GaN外延技術的逐步成熟並商用化GaN功率半導體技術有望成為高性能低成功率技術解決方案，從而GaN的功率器件受到國際著名半導體廠商和研究單位的關注。
技術實現要素：
本發明的目的在於，提供一種垂直電晶體及其製備方法，垂直電晶體為GaN的無結電晶體，減小電晶體的功耗。
為解決上述技術問題，本發明一種垂直電晶體，包括：
第一表面和與所述第一表面相對的第二表面；
具有第一摻雜類型的漂移區域，所述漂移區域位於所述第一表面和所述第二表面之間；
至少一個具有所述第一摻雜類型的源區，所述源區位於所述漂移區域和所述第一表面之間，相鄰的所述源區之間設置有第一介質層；
至少一個具有所述第一摻雜類型的漏區，所述漏區位於所述漂移區域和所述第二表面之間，相鄰的所述漏區之間設置有柵極，所述柵極包括柵電極以及位於所述柵電極與所述漂移區域之間的柵介質層，所述柵電極與所述第二表面之間設置有第二介質層。
可選的，還包括位於所述第一表面上的源電極以及位於所述第二表面上的 漏電極。
可選的，所述第一摻雜類型為N型。
可選的，所述漂移區域為N型摻雜的GaN，厚度為2μm～50μm。
可選的，所述源區為N型重摻雜的GaN，所述漏區為N型重摻雜的GaN。
可選的，所述柵電極為Ti、TiN、Ta、TaN、W、Al、Cu、Ag、Ni、Au、Cr、多晶矽中的一種。
可選的，所述柵介質層為氧化矽，所述柵介質層的厚度為2nm～50nm。
可選的，所述第一介質層為氧化矽、氮氧化矽或氮化矽中的一種，所述第一介質層的厚度為20nm～100nm。。
可選的，所述第二介質層為氧化矽、氮氧化矽或氮化矽中的一種，所述第二介質層的厚度為20nm～100nm。
相應的，本發明還提供一種垂直電晶體的製備方法，包括：
提供一圖形化的半導體襯底；
在部分所述圖形化的半導體襯底上形成第一介質層，在剩餘的部分所述圖形化的半導體襯底上形成源區，所述源區具有第一摻雜類型；
形成漂移層和漏區膜層，所述漂移層覆蓋所述第一介質層和所述漏區，所述漏區膜層覆蓋所述漂移層，所述漂移層和漏區膜層具有所述第一摻雜類型；
刻蝕所述漏區膜層和所述漂移層形成溝槽，所述溝槽暴露所述漂移層，剩餘的所述漂移層形成漂移區域，剩餘的所述漏區膜層形成漏區；
形成柵介質層和柵電極，柵介質層覆蓋所述溝槽的底壁和側壁，所述柵電極覆蓋所述柵介質層並填充部分所述溝槽；
形成第二介質層，所述第二介質層覆蓋所述柵電極，並填充剩餘的部分所述溝槽。
可選的，形成所述柵介質層和所示柵電極的步驟包括：
形成介質膜層和電極膜層，介質膜層覆蓋所述溝槽的底壁和側壁以及所述漏區，所述電極膜層覆蓋所述介質膜層；
平坦化所述電極膜層，所述電極膜層與所述介質膜層平齊；
刻蝕所述介質膜層形成柵介質層，所述柵介質層暴露出所述漏區；
去除部分所述電極膜層形成所述柵電極。
可選的，還包括：
形成漏電極，所述漏電極覆蓋所述第二介質層、所述柵介質層以及所述漏區；
去除所述圖形化的半導體襯底；
形成源電極，所述源電極覆蓋所述第一介質層以及所述源區。
可選的，所述圖形化的半導體襯底的表面具有半球形或多邊形的圖形。
本發明提供的垂直電晶體，包括源區、漂移區域、漏區、柵極，其中，源區、漏區以及漂移區域均具有第一摻雜類型，使得該電晶體為無結型電晶體，從而減小電晶體的功耗。並且，在柵極上施加電壓，控制漂移區域中的載流子通過柵極之間的耗盡區，從而控制電晶體的開關。
附圖說明
圖1為本發明一實施例中垂直電晶體的剖面結構示意圖；
圖2為本發明一實施例中製備垂直電晶體的方法流程圖；
圖3為本發明一實施例中圖形化的半導體襯底的剖面結構示意圖；
圖4為本發明一實施例中第一介質層和源區的剖面結構示意圖；
圖5為本發明一實施例中形成漂移層和漏區膜層的結構示意圖；
圖6為本發明一實施例中溝槽的結構示意圖；
圖7為本發明一實施例中形成介質膜層和電極膜層的結構示意圖；
圖8為本發明一實施例中平坦化電極膜層的結構示意圖；
圖9為本發明一實施例中形成柵介質層的結構示意圖；
圖10為本發明一實施例中形成柵電極的結構示意圖；
圖11為本發明一實施例中形成第二介質層的結構示意圖；『
圖12為本發明一實施例中形成漏電極的結構示意圖；
圖13為本發明一實施例中垂直電晶體關斷的結構示意圖；
圖14為本發明一實施例中垂直電晶體導通的結構示意圖。
具體實施方式
下面將結合示意圖對本發明的垂直電晶體及其製備方法進行更詳細的描 述，其中表示了本發明的優選實施例，應該理解本領域技術人員可以修改在此描述的本發明，而仍然實現本發明的有利效果。因此，下列描述應當被理解為對於本領域技術人員的廣泛知道，而並不作為對本發明的限制。
本發明的核心思想在於，提供一種垂直電晶體，包括：第一表面和與所述第一表面相對的第二表面；具有第一摻雜類型的漂移區域，所述漂移區域位於所述第一表面和所述第二表面之間；至少一個具有所述第一摻雜類型的源區，所述源區位於所述漂移區域和所述第一表面之間，相鄰的所述源區之間設置有第一介質層；至少一個具有所述第一摻雜類型的漏區，所述漏區位於所述漂移區域和所述第二表面之間，相鄰的所述漏區之間設置有柵極，所述柵極包括柵電極以及位於所述柵電極與所述漂移區域之間的柵介質層，所述柵電極與所述第二表面之間設置有第二介質層。本發明中，源區、漏區以及漂移區域均具有第一摻雜類型，使得該電晶體為無結型電晶體，從而減小電晶體的功耗。
下文結合附圖對本發明的垂直電晶體及其製備方法進行描述。
參考圖1所示，圖1為垂直電晶體200的剖面結構示意圖，垂直電晶體200包括：
第一表面201和與所述第一表面202相對的第二表面202。
漂移區域230，所述漂移區域230位於所述第一表面201和所述第二表面202之間，漂移區域230具有第一摻雜類型，所述第一摻雜類型為N型。例如，所述漂移區域230為N型摻雜的GaN，漂移區域230的厚度為2μm～50μm。
至少一個源區220，所述源區220位於所述漂移區域230和所述第一表面201之間，源區220具有所述第一摻雜類型，則所述源區220為N型重摻雜的GaN，源區220的厚度為10nm～50nm。並且，相鄰的所述源區220之間設置有第一介質層210，第一介質層210用於將源區220隔離開來，第一介質層210為氧化矽、氮氧化矽或氮化矽中的一種，第一介質層210的厚度為20nm～100nm。
至少一個漏區240，所述漏區240位於所述漂移區域230和所述第二表面202之間，漏區240具有所述第一摻雜類型，則所述漏區240為N型重摻雜的GaN，漏區240的厚度為10nm～50nm。相鄰的所述漏區240之間設置有柵極300，所述柵極300包括柵電極260以及位於所述柵電極260與所述漂移區域230之間的柵介質層250，所述柵介質層250為氧化矽，所述柵介質層250的厚度為 2nm～50nm，所述柵電極260為Ti、TiN、Ta、TaN、W、Al、Cu、Ag、Ni、Au、Cr、多晶矽中的一種。此外，所述柵電極260與所述第二表面202之間設置有第二介質層270，第二介質層270用於實現柵電極260與漏電極之間的電性絕緣，所述第二介質層270為氧化矽、氮氧化矽或氮化矽中的一種，第二介質層270的厚度為20nm～100nm。
此外，垂直電晶體還包括位於所述第一表面201上的源電極290以及位於所述第二表面202上的漏電極280。源電極290為Ti、Ni、Al、Au中的一種，源電極290的厚度為50nm～200nm，漏電極280為Ti、Ni、Al、Au中的一種，漏電極280的厚度為50nm～200nm。
相應的，本發明還提供一種垂直電晶體的製備方法，圖2為垂直電晶體的製備流程圖，圖3～圖12為各步驟中的結構示意圖，其製備過程包括如下步驟：
執行步驟S1，參考圖3所示，提供一圖形化的半導體襯底100，所述圖形化的半導體襯底100的表面具有半球形或多邊形的圖形。在本實施例中，在表面平坦的半導體襯底上形成圖案陣列，例如，聚苯乙烯小球陣列，接著以圖案陣列為掩膜刻蝕半導體襯底，形成圖形化的半導體襯底。在本實施例中，半導體襯底100為矽襯底、鍺襯底或鍺矽襯底，優選為矽襯底。可以理解的是，由於IV材料與III-V化合物之間晶格不匹配，在圖形化的半導體襯底100上形成III-V化合物會引入缺陷，然而，在半導體襯底表面形成圖形，可以減少由於晶格失配引起的缺陷。
執行步驟S2，參考圖4所示，在部分所述圖形化的半導體襯底100上形成第一介質層210，在剩餘的部分所述圖形化的半導體襯底100上形成源區220，本實施例中，所述源區220具有第一摻雜類型，例如，源區220為N型重摻雜的GaN，源區220的厚度為10nm～50nm。第一介質層210為氧化矽、氮氧化矽或氮化矽中的一種，第一介質層210的厚度為20nm～100nm，第一介質層210用於將源區220隔離開來。
執行步驟S3，參考圖5所示，形成漂移層231和漏區膜層241，所述漂移層231覆蓋所述第一介質層210和所述源區220，所述漏區膜層241覆蓋所述漂移層231。本實施例中，漂移層231具有第一摻雜類型，漂移層231為N型摻雜的GaN，漂移層231的厚度為2μm～50μm，同樣的，漏區膜層241具有第一 摻雜類型，漏區膜層241為N型重摻雜的GaN。
執行步驟S4，參考圖6所示，刻蝕所述漏區膜層241和所述漂移層231形成溝槽310，所述溝槽310暴露所述漂移層241，剩餘的所述漂移層231形成漂移區域230，剩餘的所述漏區膜層241形成漏區240，本實施例中，形成的漏區240的厚度為10nm～50nm。
執行步驟S5，參考圖7～10所示，形成柵介質層250和柵電極260，柵介質層250覆蓋所述溝槽310的底壁和側壁，所述柵電極260覆蓋所述柵介質層250並填充部分所述溝槽310。本實施例中，形成柵介質層250和柵電極260的步驟具體包括：
參考圖7所示，形成介質膜層251和電極膜層261，介質膜層251覆蓋所述溝槽310的底壁和側壁以及所述漏區240，所述電極膜層261覆蓋所述介質膜層251；
參考圖8所示，平坦化所述電極膜層261，使得所述電極膜層261與所述介質膜層251平齊；
參考圖9所示，刻蝕所述介質膜層251，剩餘的介質膜層251形成柵介質層250，並且，所述柵介質層250暴露出所述漏區240，本實施例中，所述柵介質層250為氧化矽，所述柵介質層250的厚度為2nm～50nm；
參考圖10所示，刻蝕所述電極膜層261，去除部分所述電極膜層261，剩餘的電極膜層261形成柵電極260，從而柵介質層160和柵電極250形成垂直電晶體的柵極300。本實施例中，所述柵電極260為Ti、TiN、Ta、TaN、W、Al、Cu、Ag、Ni、Au、Cr、多晶矽中的一種
執行步驟S6，參考圖11所示，形成第二介質層270，所述第二介質層270覆蓋所述柵電極260，第二介質層270用於將柵電極250與漏電極隔離。本實施例中，所述第二介質層270為氧化矽、氮氧化矽或氮化矽中的一種，第二介質層270的厚度為20nm～100nm。
參考圖12所示，垂直電晶體的製備方法中還包括：形成漏電極280，所述漏電極280覆蓋所述第二介質層270、所述柵介質層250以及所述漏區240，漏電極280為Ti、Ni、Al、Au中的一種，漏電極280的厚度為50nm～200nm；去除所述圖形化的半導體襯底100；形成源電極290，所述源電極290覆蓋所述第 一介質層210以及所述源區220，源電極290為Ti、Ni、Al、Au中的一種，源電極290的厚度為50nm～200nm，從而形成圖1中所示的垂直電晶體200。。其中，第一介質層210和源區220共同形成垂直電晶體的第一表面201，第二介質層270、柵介質層260以及漏區240共同形成垂直電晶體的第二表面202，並且，由於第一表面201在圖形化的半導體襯底100上製備而成的，第一表面201為平坦的結構。然而，本領域技術人員可以理解的是，在去除圖形化的半導體襯底100之後，先進行化學機械拋光，形成平坦的第一表面，再在第一表面上形成源電極，將源區引出。
本發明中的垂直電晶體中源區220、漂移區域230以及漏區240均具有第一摻雜類型，為N型摻雜的GaN，該電晶體為無結型電晶體，從而可以減小電晶體的功耗。並且，由於柵電極260與漂移區域230之間形成金屬-氧化物-半導體接觸，由於GaN與金屬之間的功函數差，使得柵介質層250之間形成耗盡區，當耗盡區貫穿柵介質層250之間的區域時，載流子將不能通過，然而通過在柵極上加上某一電壓時，使得載流子剛好能通過柵介質層250之間的區域，該電壓即為垂直電晶體的閾值電壓Vt，從而本發明的垂直電晶體可以通過控制柵極上的電壓值控制電晶體的開關。
參考圖13所示，當柵電極260上不加電壓或電壓Vg小於垂直電晶體的閾值電壓Vt時，在源電極290上加上電壓後，源區220中形成載流子，載流子從源區220經過漂移區域230中到漏區240，載流子將在柵介質層250之間的區域(圖13中的虛線區域)完全耗盡，使得垂直電晶體關斷。參考圖14所示，在柵電極260上加上電壓Vg時，Vg大於垂直電晶體導通的閾值電壓Vt，載流子的耗盡區(圖14中虛線區域)減小，使得載流子得以通過柵介質層250之間的區域到達漏區240，從而垂直電晶體導通。
綜上所述，本發明的垂直電晶體中，包括漂移區域、源區、漏區以及柵極，漂移區域、源區、漏區均具有第一摻雜類型，使得垂直電晶體為無結型電晶體，減小電晶體的功耗。
顯然，本領域的技術人員可以對本發明進行各種改動和變型而不脫離本發明的精神和範圍。這樣，倘若本發明的這些修改和變型屬於本發明權利。