快閃記憶體裝置的製作方法

2024-03-08 01:53:15

專利名稱：快閃記憶體裝置的製作方法
技術領域：
本發明系關於存儲器裝置和製造該存儲器裝置的方法。本發明對於非易失性存儲器裝置具有特殊的可應用性。
背景技術：
對於相關於非易失性存儲器裝置的高密度和性能的逐漸擴大需求，而需要有小的設計特徵結構、高的可靠度和增加的製造產量。然而，減小設計特徵結構，將挑戰習知方法的極限。舉例而言，減小設計特徵結構，將使得存儲器裝置很難符合其所期望的資料保存需求，例如，十年資料保存需求。

發明內容
本發明的實施例提供了一種使用柱子結構所形成的非易失性存儲器裝置。氧化物-氮化物-氧化物(ONO)層可形成於柱子結構(pillarstructures)的周圍，而多晶矽或金屬層可形成於ONO層的上。於ONO層中的氮化物層可作用為用於非易失性存儲器裝置的電荷儲存器或浮置柵電極。多晶矽或金屬層可作用為用於非易失性存儲器裝置的控制柵極，並可藉由ONO層的頂面氧化物層而與浮置柵極分離。
於下列的說明中將提出本發明的部分額外優點和其它特徵，而該等部分額外優點和其它特徵對於熟悉此項技術者而言將由於下列的說明而變得明白，或可由實施本發明而習得該等額外優點和其它特徵。本發明的各項優點和特徵可由所附權利要求書所指出的事項實現並獲得。
依照本發明，藉由存儲器裝置而達成部分的上述和其它優點，該存儲器裝置包括第一導電層、導電結構、許多的電介質層和控制柵極。導電結構形成於該第一導電層上，而第一導電層的一部分作用為用於存儲器裝置的源極區域。導電結構具有第一端和相對於該第一端的第二端。第一端設置於鄰接作用為源極區域的第一導電層的部分，而第二端作用為用於存儲器裝置的漏極區域。圍繞於導電結構的至少一部分而形成電介質層，而電介質層的至少其中的一作用為用於存儲器裝置的浮置柵電極。控制柵極形成於該電介質層的上。
依照本發明的另一態樣，提供一種包括襯底、第一絕緣層、導電結構、許多的電介質層和控制柵極的存儲器裝置。該第一絕緣層形成於襯底上，而導電結構形成於該第一絕緣層之上。導電結構作用為用於存儲器裝置的溝道區域。電介質層形成圍繞該導電結構的至少一部分，並至少其中一個電介質層作用為用於存儲器裝置的電荷儲存電極。控制柵極形成於該等電介質層上。
依照本發明的另一態樣，提供一種包括第一導電層、許多的結構、許多的電介質層和至少一個導電層的非易失性存儲器陣列。該第一導電層形成於襯底上，而該第一導電層的部分作用為存儲器陣列中的存儲單元(cell)的源極區域。該等結構形成於第一導電層上，而各該等結構作用為用於其中一個存儲單元的溝道區域。電介質層形成圍繞各該結構的各部分，其中，至少其中一個電介質層作用為用於其中一個存儲單元的電荷儲存電極。該至少一個導電層形成於用於各該等存儲單元的多個電介質層之上。
就熟悉此項技術者而言由下列的詳細說明對於本發明的其它優點和特徵將變得容易明白。各顯示和說明的實施例提供構思實施本發明的最佳模式的例子。本發明可作各種顯而易知的態樣上的修飾，所有的該等修飾將不會脫離本發明的範圍。因此，各圖式本質上系關於例示性，而非用來限制本發明。


參照所附圖式，其中各圖中具有相同參考號碼指示的各組件可表示相同的組件。
圖1顯示依照本發明的實施例可用來形成柱子結構的範例層的橫剖面圖。
圖2顯示依照本發明的實施範例所形成的許多柱子結構的透視圖。
圖3顯示依照本發明的實施範例於圖2的裝置上形成絕緣層的橫剖面圖。
圖4顯示依照本發明的實施範例於圖3的柱子結構周圍形成電介質層的橫剖面圖。
圖5顯示依照本發明的實施範例於圖4的裝置上形成控制柵極材料的橫剖面圖。
圖6顯示依照本發明的實施範例於圖5的裝置已沉積控制柵極材料後的上視圖。
圖7顯示依照本發明的實施範例於圖5的蝕刻控制柵極材料的橫剖面圖。
圖8顯示依照本發明的實施範例圖7的半導體裝置的上視圖。
圖9顯示依照本發明的實施範例於圖7的裝置上形成位線的橫剖面圖。
圖10顯示依照本發明的實施範例於圖9的裝置於列方向的橫剖面圖。
具體實施例方式
以下參照附圖詳細說明本發明。於不同圖式中相同的參考號碼可識認為相同或相似的組件。而且，下列的詳細說明並不限制本發明。反之，本發明之範圍將由所附權利要求書及其均等內容所界定。
按照本發明的實施例提供了譬如快閃電可拭除只讀存儲器(EEPROM)裝置的非易失性存儲器裝置，並提供製造該等裝置的方法。存儲器裝置可包括具有電介質層的柱子結構，和形成於該柱子結構周圍的控制柵極層。一層或多層的電介質層可作用為用於存儲器裝置的浮置柵極。
圖1為顯示依照本發明的實施例所形成的半導體裝置100的範例橫剖面圖。參照圖1，半導體裝置100可包括絕緣層上覆矽(SOI)結構，該SOI結構包括矽襯底110和形成於該襯底110上的掩埋氧化物層(buried oxide layer)120。掩埋氧化物層120可用習知的方式形成於該襯底110上。於實施範例中，掩埋氧化物層120可包括譬如SiO2的氧化矽，並可具有從大約500埃()至大約2000埃的範圍內的厚度。
譬如摻雜的矽化物(silicide)和自行對準矽化物(salicide)的低電阻層130可形成於掩埋氧化物層120上，作用為對於半導體裝置100的源極區域或接地，以下將作更詳細的說明。於實施範例中，低電阻層130可具有從大約100埃至大約500埃的範圍內的厚度。
矽層140可形成於層130上。矽層140可包括單晶矽或多晶矽而具有從大約200埃至大約1000埃的範圍內的厚度。可使用矽層140形成柱子結構，如下的更詳細說明。
依照本發明所選用的實施例，襯底110和層140可包括譬如鍺的其它的半導體材料，或譬如矽-鍺的半導體材料組合。掩埋氧化物層120亦可包括其它的電介質材料。
矽層140可圖案化或蝕刻以形成結構210，如圖2的透視圖所示。舉例而言，光阻材料可沉積於矽層140之上並圖案化，接著蝕刻未由光阻所覆蓋的矽層140的部分，以形成許多圓柱形、柱子狀結構210(亦稱之為柱子結構210或柱子210)的列/行。於實施範例中，可用傳統方式，使用蝕刻終止於層130上，而蝕刻矽層140。柱子結構210的高度可以從大約100埃至大約1000埃的範圍，柱子結構210的寬度可從大約100埃至大約1000埃的範圍內。於一個實施例中，柱子結構210的高度和寬度可以分別是500埃和200埃。柱子結構210亦可以彼此於橫方向分離大約100nm至大約1000nm。為了簡化的目的，圖2顯示了二列的柱子結構210，各列包含5個柱子結構210。應了解到可形成額外的柱子結構210的列/行。
於形成柱子結構210後，可形成絕緣層310於層130上，如圖3中所示。絕緣層310可靠接於柱子210的基部。於實施範例中，絕緣層310可包括譬如SiO2的氧化物材料，而絕緣層310的厚度可在大約100埃至大約500埃的範圍內。對於絕緣層310亦可使用其它的絕緣材料。絕緣層310可將一列柱子210與另一列柱子210隔離。
然後可將許多的薄膜形成於柱子210的周圍。於實施範例中，氧化物-氮化物-氧化物(ONO)電介質薄膜可形成於柱子210的周圍。例如，氧化物層410可形成於柱子210的周圍，如圖4中所示。於實施範例中，氧化物層410可以沉積或熱生長於柱子210的周圍，厚度從大約100埃至大約500埃的範圍內。為了簡明的目的，圖4顯示二個柱子210的橫剖面圖。應了解到氧化物層410可用相似的方式形成於各柱子210的周圍。亦應了解到氧化物層410可形成於各柱子210的所有曝露垂直表面的周圍。此外，於一些實施例中，氧化物層410可形成於頂表面上。於此等實施例中，於後續製程中將去除頂面覆蓋，將於下文中作更詳細的說明。
其次，氮化物層420可形成於氧化物層410的周圍，如圖4中所示。於實施範例中，氮化物層420可沉積從大約100埃至大約500埃的範圍內的厚度。然後另外的氧化物層430可形成於氮化物層420的周圍，如圖4中所示。於實施範例中，氧化物層430可沉積或熱生長從大約100埃至大約500埃的範圍內的厚度。層410至430形成用於後續形成的存儲器裝置的ONO電荷儲存電介質。詳言之，氮化物層420可作用為浮置柵電極，而頂面氧化物層430可作用為柵間電介質。
然後矽層510可形成於半導體裝置100上，如圖5中所示。矽層510可用為對於後續形成的控制柵電極的電極材料。於實施範例中，矽層510可包括使用習知的化學氣相沉積(CVD)所沉積的多晶矽，達到從大約100埃至大約1000埃的範圍內的厚度。或可選用譬如鍺或矽與鍺的組合的其它半導體材料、或各種金屬，作為柵極材料。
然後可將矽層510圖案化並蝕刻到絕緣層310而中止。舉例而言，圖6顯示依照本發明於矽層510已經蝕刻形成標以610和620的矽列後，半導體裝置100的上視圖。參照圖6，列610和620各包括5個柱子210(用虛線顯示)、圍繞著柱子210的ONO層410至430(用虛線顯示)、以及圍繞著ONO層410至430的矽層510。絕緣層310將列610與620電隔離。顯示於圖6中的矽層510可以與柱子210的上表面實質上成平面。於此實施中，可蝕刻或平面化顯示於圖5中的矽層510，而使得該矽層510可實質上與柱子210的上表面成平面。
然後可蝕刻矽層510而曝露出柱子210的上部。例如，可回蝕刻柱子210以曝露柱子210的頂表面和上部，如圖7中所示。於實施範例中，於蝕刻後可曝露約100埃至大約500埃的柱子210的上部。於蝕刻製程期間，也許蝕通位於柱子210之間的矽層510的部分至絕緣層310，如圖7中所示。
圖8顯示於蝕刻矽層後，曝露出柱子210的上部的半導體裝置100的上視圖。參照圖8，半導體裝置100包括數行標示為810至850，由ONO層410至430和多晶矽510所環繞的柱子210。絕緣層310可分離行810至850。
其次，譬如鋁或銅的金屬可沉積及圖案化於半導體裝置100上形成金屬層910，如圖9中所示。金屬層910的厚度可從大約200埃至大約2000埃範圍內。參照圖9，金屬層910可作用為用於半導體裝置100的位線。位線解碼器(圖中未顯示)可耦接至金屬層910，以促進內存體裝置100程序化或從內存體裝置100讀出資料。
圖10顯示半導體裝置100於列方向的例示橫剖面圖。各柱子210，包圍的ONO層410至430，以及柵極層510可作用為存儲器陣列中的存儲單元。參照圖10，標記為1005的柱子210的上部可作用為半導體裝置100中存儲單元的漏極區域，而標記為1010的靠接柱子210的下部的層130部分可作用為半導體裝置100的存儲單元的源極區域。因此，存儲單元的溝道形成於垂直柱子210中。
可根據特殊的最終裝置需求，而摻雜源極/漏極區域1010和1005。例如，n型或p型雜質可植入於源極/漏極區域1010和1005。例如，譬如磷的n型摻雜物可植入劑量大約1×1019原子/平方公分(atoms/cm2)至大約1×1020原子/平方公分，而植入能量大約10KeV至大約50KeV。或可選用譬如硼的p型摻雜物，以相似的劑量和植入能量來植入。可根據特定的最終裝置需求，而選用特定的植入劑量和能量。一般熟悉此項技術者將能夠根據電路需求而最佳化源極/漏極植入製程。此外，可於形成半導體裝置100中較早的步驟，譬如在形成ONO層410之前，摻雜源極/漏極區域1010和1050。再者，可根據特殊的電路需求，使用各種之間隔件(spacers)和傾斜角度(tilt angle)植入製程來控制源極/及漏極接面的位置。然後可執行活化退火(activation annealing)以活化源極/漏極區域1010和1005。
圖10中所示獲得的半導體裝置100具有矽-氧化物-氮化物-氧化物-矽(SONOS)層結構。也就是說，半導體裝置100可包括具有ONO電介質層410至430的矽柱子結構210，以及形成於其上的控制柵極510。柱子結構210作用為用於存儲器裝置的溝道區域或襯底電極，而ONO層410至430可作用為電荷儲存結構。
半導體裝置100可操作為非易失性存儲器裝置，譬如NOR型快閃EEPROM。可藉由施加偏壓，例如大約10V至控制柵極510，而完成程序化。也就是說，若偏壓施加至控制柵極510，則電子可穿隧從源極/漏極區域1010和1005進入浮置柵電極(例如，氮化物層420)。可藉由施加例如大約10V的偏壓至控制柵極510而完成拭除。於拭除期間，電子可穿隧從浮置柵電極(例如，氮化物層420)進入源極/漏極區域1010和1005。
可使用顯示於圖9和圖10中的半導體裝置100以形成非易失性存儲器陣列。舉例而言，圖9和圖10中的半導體裝置100顯示了二個存儲單元各用來儲存單位信息(single bit of information)。依照實施範例，可用相似於圖9和圖10中所示的許多存儲單元來形成存儲器陣列。舉例而言，許多的位線，譬如顯示於圖9中的位線910，可各耦接至各柱子210的列(row)或行(column)。許多的控制柵極，譬如顯示於圖10中的控制柵極510，可各電耦接至存儲單元的行或列，該行或列存儲單元與位線910偏移(offset)90度，並作用為存儲器陣列的位線(word lines)。然後位線解碼器(圖中未顯示)和位線解碼器(圖中未顯示)可分別耦接至位線910和位線510。然後可使用該位線和位線解碼器以促進存儲器陣列的各特定存儲單元的程序化，或讀出儲存於各特定存儲單元中的數據。依此方式，可形成高密度非易失性存儲器陣列。
因此，依照本發明，使用許多的垂直柱子結構，而形成快閃記憶體裝置。優點是，柱子210使得用於存儲器裝置的溝道能形成於垂直結構，由此當與習知快閃記憶體裝置相比較時，有助於所得到的存儲器裝置100達成增加電路密度。本發明亦能容易整合入習知的半導體製程。
於前面的說明中，為了提供本發明的完全了解，而提出了許多特定的詳細說明，譬如特定的材料、結構、化學物、製程等。然而，可不依靠此處所提出的特定詳細說明而實施本發明。於其它例子中，為了不致於不必要的模糊了本發明的真實性，而不再詳細說明已知的製程結構。
能藉由習知的沉積技術而沉積依照本發明的用於製造半導體裝置的電介質和導電層。例如，可使用譬如包括低壓CVD(LPCVD)和增強CVD(ECVD)的各種型式CVD製程的金屬化技術。
本發明可應用於製造FinFET半導體裝置，而尤其是具有設計特徵結構100nm及以下的FinFET裝置。本發明可用來形成任何種形式的半導體裝置，但為了避免模糊了本發明的真正特徵，而因此未再提出詳細說明。於實施本發明中，使用到習知的光學微影和蝕刻技術，而因此於本文中不再詳細提出此等技術的細節。此外，雖然已詳細說明了圖5的形成半導體的一系列製程，但應了解到於其它符合本發明的實施中可改變製程步驟次序。
於本揭示說明書中，僅顯示和說明了本發明的較佳實施例和少數其變化的例子。將了解到，本發明能夠使用於各種其它組合和環境，並能夠在如此文中所表示的本發明概念範圍內作修飾。
此外，除非對本申請案說明書中的組件、動作、或指令已作了明確的說明，否則使用於本申請案說明書中的該等組件、動作、或指令將不解釋為對於本發明所必不可或缺或一定必要的。而且，如本申請案原文說明書中所使用的不定冠詞「a」將包含了一個或多個項目，而當真的僅有一項時，則將使用「一個(one)」語詞來表示。
權利要求
1.一種存儲器裝置(100)，包括第一導電層(130)，其中該第一導電層(130)的一部分作為存儲器裝置(100)的源極區域(1010)；導電結構(210)，形成於該第一導電層(130)上，該導電結構(210)具有第一端和相對於該第一端的第二端，其中該第一端設置於鄰接作為該存儲器裝置(100)的源極區域(1010)的第一導電層(130)的部分，而其中該第二端作為該存儲器裝置(100)的漏極區域(1005)；多個電介質層(410至430)，圍繞於該導電結構(210)的至少一部分而形成，其中該電介質層(410至430)的至少其中之一作為該存儲器裝置(100)的浮置柵電極；以及控制柵極(510)，形成於該多個電介質層(410至430)之上。
2.如權利要求1所述的存儲器裝置(100)，其中該導電結構(210)基本上為圓柱形。
3.如權利要求2所述的存儲器裝置(100)，其中該導電結構(210)具有從大約100埃至大約1000埃的範圍內的厚度，和從大約100埃至大約1000埃的範圍內的寬度。
4.如權利要求1所述的存儲器裝置(100)，其中該多個電介質層(410至430)包括第一氧化物層(410)，圍繞該導電結構(210)而形成，氮化物層(420)，圍繞該第一氧化物層(410)而形成，以及第二氧化物層(430)，圍繞該氮化物層(420)而形成，其中該氮化物層(420)作為該浮置柵電極。
5.如權利要求1所述的存儲器裝置(100)，進一步包括襯底(110)；以及形成於該襯底(110)上的掩埋的氧化物層(120)，其中該第一導電層(130)形成於該掩埋的氧化物層(120)上。
6.一種存儲器裝置(100)，包括襯底(110)和形成於該襯底(110)上的第一絕緣層(120)，該存儲器裝置(100)的特徵在於導電結構(210)，形成於該第一絕緣層(120)之上，該導電結構(210)作為存儲器裝置(100)的溝道區域；多個電介質層(410至430)，圍繞該導電結構(210)的至少一部分而形成，並且所述電介質層(410至430)的至少其中一個作為存儲器裝置(100)的電荷儲存電極；以及控制柵極(510)，形成於該多個電介質層(410至430)之上。
7.如權利要求6所述的存儲器裝置(100)，進一步包括導電層(130)，形成於該第一絕緣層(120)與該導電結構(210)之間，其中該導電層(130)鄰接該導電結構(210)的一部分作為該存儲器裝置(100)的源極區域(1010)；以及第二絕緣層(310)，形成於該第一導電層(130)上，並鄰接該導電結構(210)的下部。
8.如權利要求6所述的存儲器裝置(100)，其中該多個電介質層(410至430)具有從大約300埃至大約1500埃的範圍內的組合厚度。
9.一種非易失性存儲器陣列(100)，包括第一導電層(130)，形成於襯底(110)上，其中該第一導電層(130)的部分作為該存儲器陣列中的存儲單元的源極區域；多個結構(210)，形成於該第一導電層(130)上，其中各該多個結構(210)作為其中一個存儲單元的溝道區域；多個電介質層(410至430)，圍繞各該多個結構的部分而形成，其中該多個電介質層(410至430)的至少其中一個作為其中一個存儲單元的電荷儲存電極；以及至少一個導電層(510)，形成於各該存儲單元的多個電介質層(410至430)之上。
10.如權利要求9所述的非易失性存儲器陣列，進一步包括多條位線(910)，其中各該多條位線(910)接觸許多個該多個結構(210)，其中該至少一個導電層(510)包括多個導電層(510)，以及其中各該導電層(510)接觸與一群存儲單元有關的該多個電介質層的最上一層，並作為該非易失性存儲器陣列(100)的字線。
全文摘要
一種存儲器裝置(100)包括導電結構(210)、許多的電介質層(410至430)以及控制柵極(510)。電介質層(410至430)繞著該導電結構(210)而形成，而該控制柵極(510)形成於該電介質層(410至430)上。導電結構(210)的一部分作用為存儲器裝置(100)的漏極區域(1005)，而電介質層(410至430)的至少其中之一作用為存儲器裝置(100)的電荷儲存結構。電介質層(410至430)可包括氧化物－氮化物－氧化物層。
文檔編號H01L21/28GK1886803SQ200480034767
公開日2006年12月27日 申請日期2004年10月26日 優先權日2003年12月4日
發明者W·E·希爾, 汪海宏, Y·吳, 俞斌 申請人:先進微裝置公司